之前我的一個(gè)設(shè)計(jì)理念其中展示了一種消除 PWM 輸出紋波的簡(jiǎn)單技巧。它采用普通 PWM 信號(hào)與其交流耦合反相的被動(dòng)求和，從而顯著衰減不需要的交流(紋波)分量，而不會(huì)影響所需的直流分量。

圖 1通過(guò)模擬減法消除 PWM DAC 紋波。

這些TAoE改進(jìn)之一解決了 PWM DAC 精度往往受限于對(duì)數(shù)字邏輯電源的紋波。他們巧妙的解決方案(見(jiàn)圖2)是在通常的 PWM 拓?fù)渲刑砑泳苣M開(kāi)關(guān)和精確的電壓基準(zhǔn)，從而將 DAC 輸出與邏輯電源的不準(zhǔn)確性隔離開(kāi)來(lái)。一個(gè)開(kāi)關(guān)生成通常 PWM 波形的精密版本，而另一個(gè)開(kāi)關(guān)生成其反相。將后者的交流耦合分量添加到前者的直流分量可執(zhí)行消除紋波的模擬減法，如我在 2015 年的設(shè)計(jì)理念 (DI) 中所述。

圖2 TAoE PWM精度提升概念圖

這當(dāng)然是解決 PWM 精度問(wèn)題的一種優(yōu)雅、完全可行且有效的方法。

然而，由于每個(gè) DAC 都需要兩個(gè)模擬開(kāi)關(guān)封裝，如果需要多個(gè) PWM DA 轉(zhuǎn)換通道，封裝數(shù)量可能會(huì)變得非常大。此外，隨著通道數(shù)量的增加，Vref 上的總負(fù)載也會(huì)增加，根據(jù)所使用的參考設(shè)備，這可能會(huì)最終降低參考電壓的準(zhǔn)確性。

因此，圖 3顯示了圖 2 的簡(jiǎn)單變體，其中 PWM 邏輯控制信號(hào)用于導(dǎo)出紋波消除信號(hào)，從而節(jié)省了一個(gè)模擬開(kāi)關(guān)并將 Vref 負(fù)載減少一半。這需要將 R2C2 紋波減法組件縮放為因子 X = Vlogic/Vref，當(dāng)然，這只有在 X 穩(wěn)定時(shí)才會(huì)有效。還要注意，PWM 設(shè)定點(diǎn)必須是 1 的補(bǔ)碼(V = -V – 1)，這很容易在軟件中完成。

圖3 PWM邏輯信號(hào)用于紋波消除，從而節(jié)省了一個(gè)開(kāi)關(guān)。

如果 Vlogic 不夠穩(wěn)定，無(wú)法使圖 3 工作，圖 4顯示了TAoE精度提升概念的另一種不同實(shí)現(xiàn)，其利用精確伺服脈沖面積(幅度 x 持續(xù)時(shí)間 x 頻率)到精確參考電壓的方法，如VFC 模擬到數(shù)字轉(zhuǎn)換背景下的另一個(gè)最近的 DI所示。

圖 4 Q2 脈沖面積伺服于電壓參考。

圖 4 依賴(lài)于可調(diào)電壓參考(如 TL431)的能力，以充當(dāng)具有精確內(nèi)置閾值的模擬比較器/積分器，如圖5所示。

圖 5 LT431 作為帶有內(nèi)置 Vref 的精密比較器/差分放大器(來(lái)自 LT431 數(shù)據(jù)表)。

LT431 (U1) 將 U2 引腳 2 的平均差異與其內(nèi)部 2.50V 參考電壓進(jìn)行積分，并通過(guò)在 Fclk x 脈沖持續(xù)時(shí)間 x 5V = 脈沖面積小于 2.5V 時(shí)增加 Q2 脈沖持續(xù)時(shí)間來(lái)強(qiáng)制相等，并在大于 2.5 時(shí)減少它。R1C4 設(shè)定積分的時(shí)間常數(shù)，R4 為 U1 的輸入偏置電流 (~1.8μA) 提供補(bǔ)償，R5 為 U1 的輸出提供上拉。

U2 固有的內(nèi)部設(shè)備匹配(傳播和轉(zhuǎn)換時(shí)間等)使其他三位能夠準(zhǔn)確跟蹤 U2 反饋環(huán)路內(nèi)的觸發(fā)器，從而為所有三個(gè) PWM 通道提供精確校準(zhǔn)。相關(guān)的 RC 網(wǎng)絡(luò)可實(shí)現(xiàn)紋波消除，如果所有三個(gè)都已填充，則僅使用兩個(gè)設(shè)備封裝即可提供三個(gè)精確的 DAC。

當(dāng)然，如果需要的通道少于三個(gè)，則不需要填充所有的波紋消除網(wǎng)絡(luò)。