21ic訊 Mentor Graphics 公司宣布，Mellanox Technologies 已將全新的 Mentor® Tessent® 階層化 ATPG 解決方案標(biāo)準(zhǔn)化，以管理復(fù)雜度及削減其先進(jìn)的集成電路 (IC) 設(shè)計(jì)生成測(cè)試向量所需的成本。高品質(zhì)的 IC 測(cè)試需要大量的制造測(cè)試向量，Mellanox 運(yùn)用 Tessent 階層化 ATPG，顯著減少了生成這些測(cè)試向量所需的處理時(shí)間和系統(tǒng)內(nèi)存。

“每一個(gè)新設(shè)計(jì)周期生成測(cè)試向量所需的時(shí)間迅速增長(zhǎng)，這也就增加了我們相關(guān)的測(cè)試成本，”Mellanox Technologies 后端工程副總裁 Evelyn Landman 說(shuō)道。“選用 Mentor Graphics的 Tessent 階層化 ATPG 流程可使我們大大減少當(dāng)前設(shè)計(jì)的運(yùn)行時(shí)間。由于此解決方案的可擴(kuò)展性較高，我們計(jì)劃在未來(lái)的設(shè)計(jì)中繼續(xù)使用該方案。”

Tessent 階層化 ATPG 流程采用分治法，即將整個(gè) ATPG 任務(wù)分解為更小的模塊，更加便于管理。每一個(gè)設(shè)計(jì)內(nèi)核首先會(huì)單獨(dú)生成壓縮測(cè)試向量，然后再自動(dòng)重定向到芯片級(jí)并合并，從而盡可能縮短測(cè)試時(shí)間。此時(shí)，將會(huì)生成用于頂層互連邏輯的壓縮測(cè)試向量。此技術(shù)可使需要大量運(yùn)算的DFT 步驟免于成為流片過(guò)程中的瓶頸，并且加強(qiáng)測(cè)試流程的可預(yù)測(cè)性。

相比在所有模塊和頂層互連邏輯在芯片級(jí)運(yùn)行 ATPG，階層化 ATPG 方案可顯著減少運(yùn)行時(shí)間和內(nèi)存占用。一般而言，運(yùn)行時(shí)間可縮減 5-10 倍，而內(nèi)存占用節(jié)省比例甚至更高。由于所有內(nèi)核使用掃描通道方式的效率得到提升，階層化 ATPG 通?？墒箿y(cè)試向量數(shù)量減少2 倍，測(cè)試時(shí)間也相應(yīng)得以減少。

“我們很多客戶都在使用階層化設(shè)計(jì)法管理設(shè)計(jì)規(guī)模和復(fù)雜度。大多數(shù)客戶都已清楚他們的測(cè)試生成流程必須與此階層化方案相契合，“負(fù)責(zé) Mentor Graphics的 Tessent DFT 和 ATPG 產(chǎn)品的產(chǎn)品營(yíng)銷總監(jiān) Stephen Pateras 說(shuō)道。“我們?nèi)碌碾A層化 ATPG 解決方案不僅可擴(kuò)展 100M 以上的門級(jí)設(shè)計(jì)，而且可使 DFT 和 ATPG 能更容易地分配于不同的設(shè)計(jì)小組并在設(shè)計(jì)周期中更早運(yùn)行，從而加速進(jìn)度。”