Cadence今天宣布燦芯半導(dǎo)體(Brite Semiconductor Corporation)運(yùn)用Cadence® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)和signoff工具，完成了4個(gè)28nm系統(tǒng)級(jí)芯片(SoC)的設(shè)計(jì)，相比于先前的設(shè)計(jì)工具，使其產(chǎn)品上市時(shí)間縮短了3周。通過使用Cadence設(shè)計(jì)工具，燦芯半導(dǎo)體的設(shè)計(jì)項(xiàng)目實(shí)現(xiàn)了提升20%的性能和節(jié)省10%的功耗。

燦芯半導(dǎo)體使用Cadence Encounter® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)用于物理實(shí)現(xiàn)、Cadence Voltus™ IC電源完整性解決方案用于電源signoff和設(shè)計(jì)收斂。Encounter數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)結(jié)合GigaOpt路徑驅(qū)動(dòng)優(yōu)化和CCOpt并發(fā)時(shí)鐘數(shù)據(jù)路徑優(yōu)化的方案,使?fàn)N芯半導(dǎo)體能同時(shí)實(shí)現(xiàn)提高性能和降低功耗。此外，Voltus IC電源完整性解決方案使?fàn)N芯半導(dǎo)體能在設(shè)計(jì)早期就可以驗(yàn)證設(shè)計(jì)功能是否符合預(yù)期，從而大大降低在設(shè)計(jì)后期遭遇失敗的風(fēng)險(xiǎn)、最終縮短整個(gè)開發(fā)時(shí)間。

“在競(jìng)爭(zhēng)白熱化的移動(dòng)設(shè)備市場(chǎng)中，用對(duì)工具很重要，使用正確的數(shù)字設(shè)計(jì)實(shí)現(xiàn)和signoff工具能讓我們?cè)诟?jìng)爭(zhēng)中保持領(lǐng)先。”燦芯半導(dǎo)體(Brite Semiconductor)首席營(yíng)運(yùn)官徐滔先生表示：“Cadence Encounter數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)和Voltus IC電源完整性解決方案的出色效率能幫助我們達(dá)成目標(biāo)，不僅使性能和功耗實(shí)現(xiàn)最優(yōu)化，同時(shí)縮短10%的產(chǎn)品上市時(shí)間并強(qiáng)化了我們?cè)O(shè)計(jì)的可靠性。”

“Cadence的工具幫助燦芯半導(dǎo)體提升了他們的設(shè)計(jì)品質(zhì)和工程效率，令他們按時(shí)完成了28nm SoC的設(shè)計(jì)。” Cadence設(shè)計(jì)與Signoff事業(yè)部資深副總裁Anirudh Devgan博士表示：“節(jié)省3周的設(shè)計(jì)時(shí)間代表燦芯半導(dǎo)體能夠執(zhí)行更多更創(chuàng)新設(shè)計(jì)項(xiàng)目，他們有能力讓更多的設(shè)計(jì)項(xiàng)目更快上市。”