時值Cadence一年一度的用戶大會CDNLive 2014期間，該公司向全球發(fā)布了一款最新電源管理產(chǎn)品Voltus Fi定制電源完整性解決方案。作為2013年11月發(fā)布的設計簽收方案電源管理Voltus 平臺的補充，實現(xiàn)了對定制化和模擬IC設計中的電源簽收設計。

這里我們可以先來大概介紹下芯片設計的流程，才能清楚Cadence這款Voltus Fi簽收工具的作用和意義?，F(xiàn)有大規(guī)模集成電路設計的趨勢是融合了模擬和數(shù)字部分的混合信號產(chǎn)品設計，在確定了芯片所要采用的工藝、平臺，芯片管腳數(shù)、封裝，以及要實現(xiàn)的功能和性能后，就進入系統(tǒng)開發(fā)和原型驗證階段。其中數(shù)字系統(tǒng)一般用FPGA來進行原型開發(fā)和測試驗證。模擬部分的設計和驗證則根據(jù)工藝廠提供的參數(shù)模型來仿真，性能指標只能通過真實投片來驗證設計。因此混合信號的芯片一般是模擬部分先投片驗證，性能指標通過測試后，再進行整體投片。

Cadence公司芯片簽收與驗證部門產(chǎn)品營銷總監(jiān)Jerry Zhao(左)和Cadence中國區(qū)銷售副總裁兼中國區(qū)總經(jīng)理劉國軍(右)

系統(tǒng)開發(fā)和原型驗證通過后，進入芯片版圖的設計實現(xiàn)階段，即晶體管級的工藝準備階段，為最后流片和量產(chǎn)提供數(shù)據(jù)，版圖設計過程中要進行驗證，包括DRC、LVS、ANT、后仿真等，這些驗證都是為保證布局布線的合理以滿足晶圓代工廠工藝設計規(guī)則，同時也驗證一些工藝的寄生參數(shù)等因素是否會影響系統(tǒng)實現(xiàn)的最終性能。版圖通過各種仿真驗證后生成GDS文件，發(fā)給代工廠完成流片和生產(chǎn)。

Cadence提供的Voltus簽收平臺就用在版圖設計、驗證部分，用于實現(xiàn)對版圖設計中的電源線、地線的布局布線的合理性驗證。其中去年11月推出的Voltus IC用于實現(xiàn)對數(shù)字和SoC芯片的版圖驗證，剛剛推出的Voltus Fi產(chǎn)品則可實現(xiàn)對定制化及模擬芯片版圖的電源簽收驗證。兩款產(chǎn)品的組合就可以實現(xiàn)對混合信號芯片版圖的電源簽收驗證。

Cadence公司芯片簽收與驗證部門產(chǎn)品營銷總監(jiān)Jerry Zhao介紹，通常芯片設計中電源線的布局布線面臨的一些問題包括由于線寬設計不合理造成IR壓降不滿足有效的電壓等級，從而在一些意外發(fā)生時會造成系統(tǒng)的功能性失效，如高低電平轉(zhuǎn)換出現(xiàn)問題等;以及在電源布線中德金屬導線電遷移造成的長期可靠性問題。

像Cadence提供的Voltus Fi工具這樣實現(xiàn)晶體管級電源簽收的功能，需要克服的挑戰(zhàn)包括：

EM分析。因狹窄的金屬導線上的高密度電流會因為電遷移損壞導線，EM分析解決方案要計算每一條導線上的電流并與EM規(guī)則進行對比。

IR分析。因流經(jīng)金屬導線的電流產(chǎn)生壓降。IR分析解決方案要計算各設備的IR壓降并顯示實際電壓值。

晶體管級EMIR的獨特挑戰(zhàn)。布局后要模擬大型RC，即工藝布局布線產(chǎn)生的RC寄生參數(shù)模型;要方便在模擬設計流程中使用;最后要和Voltus數(shù)字設計部分形成統(tǒng)一解決方案：模塊+晶體管全芯片SoC。

Cadence公司發(fā)布Voltus電源簽收平臺另一大特點是可滿足臺積電16nm FinFET工藝的設計規(guī)格，而提到如此先進制程在國內(nèi)IC設計企業(yè)中的需求時，Cadence中國區(qū)銷售副總裁兼中國區(qū)總經(jīng)理劉國軍對與非網(wǎng)記者表示，Cadence作為先進EDA設計工具的提供商，與國內(nèi)IC設計企業(yè)有著緊密的合作和聯(lián)系，而從他們了解到的國內(nèi)IC設計企業(yè)的實力來看，對此類高端設計工具的需求同樣強烈，這也從一個側(cè)面反映了國內(nèi)IC設計的樂觀前景。Jerry則補充，Voltus電源簽收平臺以及最新推出的Voltus Fi工具具備向下兼容性，即滿足16nm先進制程的同時也同樣滿足現(xiàn)有其他工藝尺寸的設計規(guī)格，不同的芯片設計企業(yè)都可以采用。