萊迪思半導體公司近日發(fā)布了其LatticeSCTM系統(tǒng)芯片F(xiàn)PGA系列。該系列在高速應用中有著無以倫比的性能和連通性。LatticeSCFPGA采用富士通的90納米CMOS工藝技術并用300毫米硅片制造，能夠加速芯片至芯片、芯片至存儲器、高速串行、背板及網絡數(shù)據(jù)通道的連通性，提供“超級性能”。與LatticeSC器件一起發(fā)布的還有萊迪思的第二代低成本的LatticeECP2系列，也是采用了相同的90納米工藝。

LatticeSC器件中集成了支持3.4Gbps數(shù)據(jù)率的高信道數(shù)的SERDES模塊、提供業(yè)界領先的2Gbps速度的PURESPEED并行I/O、創(chuàng)新的時鐘管理結構、以500MHz頻率工作的FPGA邏輯、密集的RAM塊以及萊迪思特有的針對成本優(yōu)化（MACO）的嵌入式結構化ASIC模塊的掩膜式陣列。

“LatticeSCFPGA帶來了業(yè)界所有可編程邏輯產品中最高的性能和最強大的特性。LatticeSC系列與我們新的低成本LatticeECP2器件、非易失MachXO和LatticeXP器件一起，構建了市場上最廣闊、最長的萊迪思FPGA產品線。”萊迪思公司市場副總裁StanKopec先生說道。“LatticeSC器件被設計成針對高性能基于協(xié)議的連通性的結構。”Kopec補充道。“LatticeSCFPGA支持一大堆協(xié)議，包括PCIExpress、SerialRapidIO、Ethernet、FibreChannel、SONET/SDH、SPI4.2,以及所有高性能存儲器標準，包括DDR2、QDR2及RLDRAM。在一片F(xiàn)PGA中，這樣的創(chuàng)新、集成、對標準的支持以及速度都是空前的。”Kopec先生總結道。

LatticeSC:高信道數(shù)的SERDES+flexiPCS
萊迪思FPSC（現(xiàn)場可編程系統(tǒng)芯片）是第一種將SERDES和嵌入式物理編碼子層（PCS）模塊集成在一片F(xiàn)PGA上的可編程邏輯器件。LatticeSC器件引領了新概念：高達32個SERDES信道、每個信道的數(shù)據(jù)率從600Mbps至3.4Gbps。為了支持驅動長度達到60英寸的背板應用，設計者可以使用SERDES內置的發(fā)送預加重及接收均衡特性。

LatticeSCSERDES還具有極低的典型功耗：在3.125Gbps的速率下，100mw/信道。抖動指標：總發(fā)送抖動在3.2Gbps速率下為0.29UI，總接收抖動容限是0.8UI。此外，LatticeSC器件還具備其它的一些可編程特性，諸如AC/DC耦合以及半速模式，能在用戶實現(xiàn)設計的過程中為其提供非凡的靈活性。

FlexiPCS模塊可以經過配置來支持一系列流行的數(shù)據(jù)協(xié)議，包括PCI-Express、1.02或 者2.04GbpsFibreChannel、GigabitEthernet(1000BaseX)、10GigabitEthernet(XAUI)、SerialRapidIO及SONET（STS-12/STS-12c、STS-48/STS-48c和TFI-5，支持10Gbps及以上速率）。FlexiPCS模塊具有最佳的Ethernet和PCIExpress支持，擁有嵌入式的編解碼物理層功能、時鐘容限補償、CRC發(fā)生/校驗及多信道對齊功能。

萊迪思的創(chuàng)新：低成本優(yōu)化（MACO）的掩膜陣列

雖然結構化的ASIC缺乏FPGA的靈活性，但由于其密度和性能，它們變得越來越流行。與全定制或者標準單元的ASIC不同，結構化的ASIC設計成本要低得多，因為它們只將一小部分掩膜用作定制。萊迪思在每一片LatticeSCFPGA中嵌入了多達12個結構化的ASIC模塊，稱為MACO模塊。每個MACO模塊大約有5萬個ASIC門可用來實現(xiàn)需要最高性能、最小硅片面積和最低功耗的知識產權（IP）核。MACO模塊還提供充足的至I/O引腳的布線連結、RAM塊及可編程邏輯塊。
萊迪思計劃推出一系列LatticeSC器件，它們擁有預制的、覆蓋許多要求高速連結的常見應用的模塊。預制的、基于MACO的IP將包含萊迪思創(chuàng)新的flexiMAC多協(xié)議通信引擎，它支持多層協(xié)議，諸如PCIExpress、Ethernet、以及SPI4.2和高速DRAM/SRAM存儲控制器。萊迪思將把這些標準MACOIP功能預先編程到其LatticeSC系列的特別版本中，稱為M-系列。

LatticeSCPURESPEEDI/O:2Gbps超級性能和連通性
LatticeSCPURESPEEDI/O支持許多差分和單端I/O標準，包括LVTTL、LVCMOS、SSTL、HSTL、GTL+、LVDS、LVPECL和Hypertransport。每個LatticeSCI/O引腳含有一個輸入延時（INDEL）對齊模塊，該模塊有間隔為40ps的144個抽頭。對于高速源同步I/O，PURESPEEDI/O技術所特有的適應輸入邏輯（AIL）模塊能夠對閉環(huán)引腳進行時序監(jiān)控。該特性能夠一位一位地動態(tài)地保持恰當?shù)慕⒑捅３謺r間裕量。采用這一特性，能夠使設計在單個引腳上精確地支持高達2Gbps的速度。

LatticeSCFPGA還提供用于SDR、DDR1和DDR2接口的專用的變速箱邏輯。片上的時鐘分頻器支持變速箱邏輯的時鐘要求，從而無需在此情況下使用通用的PLL/DLL資源。

LatticeSCFPGA提供低功耗的內部終端電阻(ODT)，能夠減小殘存信號的長度，從而提高性能。器件上終端電阻的動態(tài)切換是自動完成的，支持諸如DDR2存儲器等的標準。

FPGA結構和嵌入式塊RAM
LatticeSC器件采用富士通的90納米COMS工藝技術，結合經過優(yōu)化的邏輯塊和豐富的布線資源，制造出的FPGA結構可輕易地以達到500MHz的頻率工作（例如：64位地址解碼）。其陣列的基本邏輯元素是可編程功能單元（PFU），可以配置成邏輯、算術和分布式RAM/ROM功能。PFU分成四個片段，每個片段含有兩個4輸入的SRAM查找表（LUT），外加寄存器。這些片段可以獨立配置并且能夠串聯(lián)，這樣PFU就能完成更大的功能了。該系列的密度范圍從15K到115K個LUT。

LatticeSC器件提供1至7.8兆位的能夠以500MHz頻率工作的嵌入式RAM塊（EBR）。每個18Kb的sysMEMEBR塊可以實現(xiàn)單口、雙口、偽雙口或者FIFO存儲器。專用的FIFO支持邏輯使得LatticeSC器件能夠有效地實現(xiàn)FIFO而無需耗費LUT或布線資源來產生標志位。

LatticeSCFPGA還集成了具有層次結構的時鐘資源。與其它器件不同，LatticeSCFPGA既有PLL又有DLL資源，為時鐘管理問題提供了“無折衷”的解決方案。

針對低功耗應用的1V核電源
LatticeSCFPGA結構具有業(yè)界獨一無二的、拓展了工作范圍的電源核，支持1.2V及1V的核Vcc電源。功耗要求很高的用戶可以采用1V電源，從而將FPGA核心電源的功耗降低50%，與此同時，其性能僅僅降低了15%。

FreedomChip成本削減
對于大批量的應用，萊迪思還宣布了針對其LatticeSC系列的成本削減方法的計劃。通過把選定的LatticeSCFPGA設計轉換到引腳兼容的LatticeFreedomChip，客戶能夠將其價格降低50%。通過自動插入掃描邏輯，能用客戶的網表來制造低成本的經過測試的定制芯片，而不需要與傳統(tǒng)的結構化ASIC相伴的艱難的后端設計轉換。

LatticeSCFPGA的應用實例
LatticeSCFPGA的一個典型的應用是在一個多重服務網絡系統(tǒng)中的通用連通橋。單片LatticeSC器件能夠支持當今網絡中使用的多種數(shù)據(jù)流。為了進行流量整形，LatticeSC器件利用嵌入在結構化ASIC模塊中的多個SPI4.2核，無縫地實現(xiàn)與多個10G網絡處理器的接口。要緩沖這些更快的線速，需要高速存儲器接口。LatticeSC支持所有最新的存儲器標準。為了與兆兆位的交換結構接口，LatticeSCFPGA最多能夠以32個SERDES信道來驅動系統(tǒng)背板，并且支持許多串行標準，如SerialRapidIO、SONET/SDH、PCIExpress、Ethernet以及FibreChannel。

設計工具及IP支持
ispLEVER®5.1版ServicePack2設計工具套件提供對LatticeSC器件的設計支持。ispLEVER工具能讓設計者在同一個軟件包中使用所有萊迪思的數(shù)字器件，并且包含來自MentorGraphics和Synplicity的仿真及綜合工具。

萊迪思及其IP伙伴將提供大量的IP核，它們特別適用于大批量的應用。

價格及獲取
LFSC25以600Mbps至3.4Gbps的速率工作，擁有8或16個SERDES信道，取決于封裝選擇。其FPGA結構具有25000個PFU，1.92兆位的嵌入式RAM塊，以及6個MACO結構化的ASIC模塊。LFSC25有900引腳的fpBGA和1020引腳的flipchipBGA兩種封裝形式。