隨著工藝技術(shù)向65nm以及更小尺寸的邁進(jìn)，出現(xiàn)了兩類關(guān)鍵的開發(fā)問題：待機(jī)功耗和開發(fā)成本。這兩個(gè)問題在每一新的工藝節(jié)點(diǎn)上都非常突出，現(xiàn)在已經(jīng)成為設(shè)計(jì)團(tuán)隊(duì)面臨的主要問題。在設(shè)計(jì)方法上從專用集成電路(ASIC)和專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)轉(zhuǎn)向可編程邏輯器件(PLD)將有助于解決這些問題。

過去，半導(dǎo)體行業(yè)一直關(guān)注的兩個(gè)目標(biāo)是縮小體積和提高速率。近40年來，對這些目標(biāo)的追求促使行業(yè)發(fā)展符合摩爾定律，性能和電路密度每18個(gè)月翻倍。導(dǎo)致技術(shù)高速發(fā)展，蘊(yùn)育了計(jì)算機(jī)革命、互聯(lián)網(wǎng)革命以及現(xiàn)在的無線通信革命。

但同時(shí)也為此付出了代價(jià)。一種代價(jià)是物理上的。工藝技術(shù)上的每一次進(jìn)步都使得芯片晶體管的“關(guān)斷”電流增加，也就是待機(jī)功耗在增加。另一代價(jià)是金錢。每一工藝節(jié)點(diǎn)的開發(fā)成本呈指數(shù)增加。65nm時(shí)代的設(shè)計(jì)必須解決這些代價(jià)問題。

人們采用了很多系統(tǒng)級(jí)和芯片級(jí)方法來處理動(dòng)態(tài)功耗。在系統(tǒng)級(jí)上，采用動(dòng)態(tài)功耗管理技術(shù)，確保只對工作電路上電，大大降低了器件的平均功耗，從而減少了和功耗相關(guān)的問題。

工藝上的進(jìn)步降低了芯片級(jí)的動(dòng)態(tài)功耗。

一是縮小了晶體管體積，減小了晶體管的等效電容(C)。因此，縮小體積使動(dòng)態(tài)功耗隨之線性下降。同樣，減小供電電壓會(huì)使動(dòng)態(tài)功耗呈指數(shù)下降，是降低動(dòng)態(tài)功耗的重要措施。0.9V~1.0V范圍內(nèi)的供電方式幾乎都采取了這一措施來降低功耗。

降低動(dòng)態(tài)功耗的另一工藝進(jìn)步是在130nm工藝上引入了全銅互聯(lián)和低K金屬層絕緣技術(shù)。這些工藝創(chuàng)新大大降低了互聯(lián)阻抗和電容，不但減小了晶體管開關(guān)功耗，而且還降低了芯片信號(hào)和內(nèi)部電源走線的IR壓降。

動(dòng)態(tài)功耗下降而漏電流增大

然而，半導(dǎo)體物理規(guī)律卻表明工藝尺寸下降對待機(jī)功耗有不利的影響。工藝尺寸縮小后，隨著晶體管邏輯門厚度和溝道長度的減小，這些晶體管的柵極和漏極泄漏電流呈指數(shù)增大(圖1)，而這是影響待機(jī)功耗的主要因素。通過使用較長的溝道以及較厚的氧化層來控制泄漏電流將導(dǎo)致開關(guān)速率下降，因此，工藝開發(fā)人員不得不折衷考慮速率和功耗。

工藝尺寸縮小，連線的寬度和高度也隨之減小，對功耗有不利的影響。減小銅連線的尺寸增強(qiáng)了電子散射和粒子邊界效應(yīng)。從而增大了連線阻抗，導(dǎo)致電路延遲和IR壓降增大。在45nm以下，這些效應(yīng)會(huì)更加明顯。

工藝尺寸不斷縮小的結(jié)果之一是導(dǎo)致待機(jī)功耗成為芯片總功耗中的重要因素。同時(shí)，芯片用戶關(guān)心的問題從動(dòng)態(tài)功耗轉(zhuǎn)向待機(jī)功耗。由于待機(jī)功耗的增大，許多通信器件分開考慮總功耗預(yù)算和待機(jī)功耗預(yù)算，并逐步增加待機(jī)功耗預(yù)算的比例。由于這些器件大部分時(shí)間處于待機(jī)模式，因此，待機(jī)功耗成為最主要的問題。

與動(dòng)態(tài)功耗不同，還沒有簡單的方法來降低待機(jī)功耗。芯片開發(fā)人員不得不使用復(fù)雜的工藝和電路設(shè)計(jì)方法，犧牲晶體管速率來提高Vt，并采取延長溝道長度等措施。

目前已經(jīng)有技術(shù)突破來解決速率和待機(jī)功耗的問題。一種是應(yīng)變硅，該技術(shù)將空穴和電子對的移動(dòng)能力提高了50%，從而提升了器件速率。與其它技術(shù)進(jìn)步不同，應(yīng)變硅雖然提高了速率，但是并沒有增加待機(jī)功耗。然而，它必須在芯片設(shè)計(jì)中采用新的布版規(guī)則，要求較嚴(yán)，導(dǎo)致了限制設(shè)計(jì)規(guī)則(RDR)這一概念的產(chǎn)生。RDR和可制造設(shè)計(jì)(DFM)在65nm以及更小工藝尺寸上越來越重要。

設(shè)計(jì)規(guī)則使開發(fā)過程越來越復(fù)雜

DFM重要性的增加以及RDR的出現(xiàn)導(dǎo)致芯片設(shè)計(jì)更加復(fù)雜。物理設(shè)計(jì)尤其需要更多的資源和簡捷的物理設(shè)計(jì)自動(dòng)工具。這些規(guī)則妨礙了版層重用，增加了新技術(shù)采用硬件IP模塊的難度。結(jié)果導(dǎo)致在芯片設(shè)計(jì)上加大投入，需要更多的資源來處理新技術(shù)中的布版和設(shè)計(jì)問題。

除了越來越高的開發(fā)成本以外，芯片開發(fā)人員還面臨其它的成本難題。65nm器件僅模板成本就高達(dá)2百萬美元，而45nm器件模板成本會(huì)超過3百萬美元。理想情況下，強(qiáng)大的財(cái)務(wù)支持是任何業(yè)務(wù)投入的基礎(chǔ)，包括芯片開發(fā)計(jì)劃等。然而，很多芯片開發(fā)項(xiàng)目缺乏足夠的資金支持。

為了很好地進(jìn)行財(cái)務(wù)分析，開發(fā)人員必須考慮時(shí)間、風(fēng)險(xiǎn)、收益和成本等一系列因素。盡管這看起來很難，但可以歸結(jié)為經(jīng)過認(rèn)真設(shè)計(jì)的投資回報(bào)(ROI)分析(圖2)。在很多情況下，分析表明，產(chǎn)品生命周期的總收益應(yīng)是研發(fā)投入的5倍~10倍，這樣才能收回開發(fā)成本。簡單地看一下以收益百分比表示的研發(fā)開支(10%~20%)，大部分成功的公司都會(huì)得出相同的結(jié)論。

但是，很多產(chǎn)品開發(fā)團(tuán)隊(duì)仍然習(xí)慣于使用原來的開發(fā)方法，忽視了這一簡單卻生動(dòng)的結(jié)果。特別是，他們不顧風(fēng)險(xiǎn)、收益和成本因素，還在建立ASIC，而ASIC開發(fā)在這些方面都有不利影響，最明顯的是收益和成本。對于收益問題，業(yè)界在上世紀(jì)90年代后期和2000年早期過于樂觀ASIC器件的量產(chǎn)能力，僅采用產(chǎn)量這一因素來衡量應(yīng)用開發(fā)，結(jié)果在財(cái)務(wù)上失敗了。在某些情況下，還是有人不考慮我們已經(jīng)提到的成本問題，仍然保持一副樂觀的態(tài)度。

FPGA在總成本上勝出ASIC

65nm和后續(xù)工藝節(jié)點(diǎn)上需要考慮的是合理的資金分配，而ASIC設(shè)計(jì)方法成本高，預(yù)期收益回報(bào)較低。設(shè)計(jì)人員應(yīng)認(rèn)真考慮使用現(xiàn)場可編程門陣列(FPGA)。這些器件解決了當(dāng)今設(shè)計(jì)人員面臨的功耗問題，有較好的ROI。

對于迫切的功耗問題，Altera高端65nm Stratix III系列FPGA通過各種方法來幫助開發(fā)人員降低功耗。為了使開發(fā)人員能夠在功耗需求和電路性能上達(dá)到平衡，Stratix III系列為開發(fā)人員提供了全面可編程開發(fā)環(huán)境，結(jié)合其多閾值晶體管和邏輯門長度可變晶體管技術(shù)，以及超薄和三門氧化層等技術(shù)，不但保持甚至提高了性能，而且把泄漏功耗降到了最低。

Stratix III系列的體系結(jié)構(gòu)含有高性能自適應(yīng)邏輯模塊(ALM)以及多路互聯(lián)，降低了功耗需求。它還采用了兩種創(chuàng)新的低功耗技術(shù)?？删幊坦募夹g(shù)使Stratix III中的每一可編程邏輯陣列模塊(LAB)、DSP模塊以及存儲(chǔ)器模塊能夠獨(dú)立工作在高速或者低功耗模式下，利用Quartus II軟件的PowerPlay功

能，根據(jù)性能需要，自動(dòng)控制每個(gè)模塊的工作模式。另一功耗優(yōu)化技術(shù)是可選內(nèi)核電壓，設(shè)計(jì)人員利用該技術(shù)可以為高性能應(yīng)用選擇1.1V內(nèi)核電壓，針對低功耗應(yīng)用選擇0.9V內(nèi)核電壓。所有這些特性使FPGA能夠在設(shè)計(jì)上平衡速率和功耗，開發(fā)人員不必在某一方面作出犧牲。

對于迫切的資金問題，在綜合考慮產(chǎn)品研發(fā)成本以及貨物售出成本(COGS)后，F(xiàn)PGA是開發(fā)人員在ASIC替代方案上的最佳選擇。在當(dāng)今競爭激勵(lì)的市場上，COGS是決定產(chǎn)品收益和毛利潤的主要因素，許多設(shè)計(jì)人員在考慮FPGA時(shí)非常重視它。

FPGA設(shè)計(jì)的研發(fā)成本要比ASIC低幾個(gè)數(shù)量級(jí)，開發(fā)人員設(shè)計(jì)FPGA時(shí)，不用面對數(shù)百萬美元的模板成本，不需要在晶體管級(jí)單元布局布線上的高級(jí)專業(yè)技能，也不需要昂貴的自動(dòng)設(shè)計(jì)工具和工藝庫。Altera Quartus II軟件等全面的開發(fā)工具處理設(shè)計(jì)中的物理細(xì)節(jié)問題，使用戶能夠?qū)⒕性谙到y(tǒng)級(jí)設(shè)計(jì)上。

FPGA的可編程能力還避免了今后大量的研發(fā)開支。在產(chǎn)品生命周期中，如果需要在已有設(shè)計(jì)中加入新功能，對FPGA重新進(jìn)行編程便可以簡單地實(shí)現(xiàn)功能改進(jìn)。而對ASIC設(shè)計(jì)進(jìn)行微小的改動(dòng)也需要在新模板上投入大量人力物力。

認(rèn)識(shí)到可編程優(yōu)點(diǎn)的開發(fā)人員可能會(huì)考慮基于處理器的ASIC設(shè)計(jì)方法。在這一方面，F(xiàn)PGA同樣具有優(yōu)勢?？删幊踢壿嬙趯?shí)現(xiàn)功能上效率要比軟件高得多，和基于處理器的設(shè)計(jì)相比，不但降低了功耗，而且提高了任務(wù)執(zhí)行速度。在基于處理器的設(shè)計(jì)中，F(xiàn)GPA的確經(jīng)常被用作硬件加速器。

各種客戶群大量采用FPGA，使FPGA的產(chǎn)效在消費(fèi)類設(shè)計(jì)上和大批量ASIC水平相當(dāng)。量產(chǎn)也使得FPGA供應(yīng)商有足夠的收益來切實(shí)投入研發(fā)。結(jié)果，F(xiàn)PGA在體系結(jié)構(gòu)、設(shè)計(jì)和工藝上是目前最先進(jìn)的技術(shù)，足以和最好的ASIC進(jìn)行競爭。而且，研發(fā)上的投入也保證了FPGA成為功能更強(qiáng)大、質(zhì)量更好的可靠器件。

對量產(chǎn)的預(yù)測已經(jīng)得到證實(shí)。在過去幾年中，F(xiàn)PGA的收益超出了半導(dǎo)體市場的總體水平，而且有加速發(fā)展的趨勢，原因在于芯片技術(shù)的復(fù)雜度越來越高，業(yè)界大量應(yīng)用降低了對產(chǎn)品量產(chǎn)的預(yù)期。所有因素都對FPGA更加有利，而非ASIC。

隨著半導(dǎo)體技術(shù)在65nm上的突破，人們越來越關(guān)心功耗和開發(fā)成本問題。使用這些技術(shù)的芯片物理設(shè)計(jì)遇到了更多的挑戰(zhàn)，ASIC設(shè)計(jì)方法實(shí)現(xiàn)起來更加困難。設(shè)計(jì)人員轉(zhuǎn)向基于FPGA的設(shè)計(jì)后，能夠從芯片物理設(shè)計(jì)難題中抽身而出，讓FPGA公司去解決這些問題，把精力集中在應(yīng)用和系統(tǒng)設(shè)計(jì)的核心能力以及價(jià)值定位上。