二十多年來，為世人提供了最靈活、適應性極強、快速的設計環(huán)境。早期的DSP設計人員發(fā)現(xiàn)，可將一種可再編程的門海用于數(shù)字信號處理。如果把內置到架構中的乘法器、加法器和累加單元結合起來，就可以利用大規(guī)模并行計算實現(xiàn)有效的算法。

在未加工頻率性能方面的損失，通過并行計算得到了彌補，而且得遠大于失，可謂“失之東隅，收之桑榆”；由此獲得的DSP帶寬完全可與替代方案媲美。隨著時間的推移，乘法器和加法器的實施越來越高效。1998年，順理成章推出了第一個集成于™-II系列產品中的嵌入式乘法器。®-II和-IIPro系列產品深得人心，推動基于FPGA的DSP更上層樓，打破了每秒十億次MAC運算的壁障。

在數(shù)字通訊、軍事、國防、視頻和圖像市場需求的助推下，進一步做出調整，成功應對了一系列獨特挑戰(zhàn)，使極大規(guī)模并行實施方式跨上又一個新臺階。隨著乘法器和加法器性能和數(shù)量的增長，對功耗進行管理也變得越來越困難。

Xilinx的工程師們設計出了DSP48Slice，使這一難題迎刃而解。DSP48Slice是一種超低功耗、高性能、全方位的數(shù)字信號處理元件，可方便地實現(xiàn)級聯(lián)，而不占用任何FPGA架構資源。此元件在Virtex-5器件中得到進一步加強，并重新命名為DSP48ESlice，能支持更高的精度、（單指令多數(shù)據(jù)）操作、集成模式和邏輯單元。

對快速數(shù)據(jù)輸入和系數(shù)存儲器的需求促使Xilinx構建起一個平臺，其中DSP48ESlice含有率之大前所未見，并且擁有極其充裕的BlockRAM和分布式RAM。作為畫龍點睛之筆，Xilinx在此平臺中使用了運行速度高達3.125Gbps的集成高速串行通道，在芯片上移入和移出數(shù)據(jù)變得更為快捷。風云際會，這些元件組合在一起，Virtex-5SXT平臺由此應運而生。

想要理解FPGA中數(shù)字信號處理的演變過程，必須回顧一下DSP48ESlice（見圖1），及其設計的三個主要方面。

圖1–Virtex-5FPGA中DSP48ESlice的結構圖

*集成乘法器和第二階段。利用集成的二級加法器/減法器/累加器擴展乘法器的運算?，F(xiàn)在，在單獨一個DSP48ESlice中，就可以執(zhí)行最常見的DSP運算組合了。

*緊縮實施。為了提高性能、降低功耗，各個DSP48ESlice被設計成獨立元件，然后通過接口像積木塊一樣連接到一起，而每一個DSP48ESlice都包含獨立于FPGA架構的專用路徑和緩沖。

*全方位定制設計。Xilinx很早就確定，要實現(xiàn)高性能和低功耗，一個按照最新工藝尺寸度身打造的全方位定制設計是必不可少的。Xilinx設計團隊與Arithmetica通力協(xié)作，將乘法器和加法器電路MathIP庫加以集成，進一步提高了效率。

以這種設計為依托，DSP48ESlice的實施在性能和低功耗效率方面達到了前所未有的水平。Virtex-5器件中的DSP48ESlice分別以高速550MHz、中速和低速450MHz運行。無論您單獨使用一個DSP48ESlice還是將所有640個DSP48ESlice匯集到最大的Virtex-5SXT器件中，都可以達到這一性能（使用專用的級聯(lián)邏輯實現(xiàn)每秒3520億次乘法累積運算）。而且，實現(xiàn)這一令人嘆為觀止的性能，僅僅使用了DSP48ESlice，完全沒有消耗邏輯或FPGA路徑資源。

這種專用的級聯(lián)邏輯意味著能耗的計算是基于每一個DSP48ESlice的，也即其運行速度和輸入的翻轉率。單個DSP48ESlice的實測典型功耗為1.38mW/。不難算出，假定Virtex-5SX95T器件中所有640個Slice均以550MHz運行，而翻轉率為通常的38%，則所有DSP48ESlice的總體動態(tài)功耗為4.92W。

低功耗、高性能設計技術

為了充分利用獨特的Virtex-5SXT架構進行數(shù)字信號處理，建議遵循如下的簡易指南：

*實施能最大化使用DSP48ESlice的算法。每一個25x18位的DSP48ESlice都等同于500個以上可編程邏輯Slice，功耗為同等邏輯實施的1/10，單獨或鏈接運行速度高達550MHz。

*利用DSP48ESlice的所有功能。每一個DSP48ESlice都可配置成獨立的25x18乘法器，一個25x18位乘法器兼加法器/減法器/累加器，或者一個48x48位加法器或減法器。每一個DSP48ESlice都支持運行以及對稱或收斂圓整。

*實施定點或浮點運算。DSP48ESlice不僅對于定點FIR、FFT或復雜的過濾器運算而言是理想的產品，25x18的輸入大小和級聯(lián)路徑還使我們可以使用兩個DSP48ESlice來實現(xiàn)高效的24x24無符號浮點運算。

在數(shù)字信號應用中使用DSP48ESlice

Virtex-5SXT平臺中DSP48ESlice、BlockRAM、邏輯和數(shù)千兆位級收發(fā)器的獨特結合，為DSP過濾器的應用提供了高成本效益、高性能、低功耗的。為了說明這一點，讓我們看看SX和Virtex-5SXT器件平臺中無線卡的應用，對比一下兩種情況下的功耗差別。

WiMAX數(shù)字前端(DFE)集成了以下內容：數(shù)字上變頻(DUC)/數(shù)字下變頻(DDC)、振幅因數(shù)縮小(CFR)和自動增益控制(AGC)。本設計中要求的過濾功能正好與一個SX25FPGA或一個Virtex-5SX35TFPGA所能提供的DSP48ESlice相匹配。本設計運行頻率為276MHz，消耗SX25FPGA中73%的DSP48資源（128個中的95個），或者Virtex-5SX35TFPGA中48%的DSP48E資源（196個中的95個）。

盡管單看WiMAXDFE方案的表現(xiàn)和用于其實施的資源已令人驚嘆，真正堪稱一絕的還是其功耗效率。本設計主要使用DSP48或者DSP48ESlice，但也消耗BlockRAM和邏輯。表1對這些方案進行了對比，并展示由Virtex-4到Virtex-5器件的實測功耗和降低水平。

結論

對數(shù)字信號處理的要求在不斷提高，提供可擴展高性能DSP的呼聲日益響亮，因此，在每秒幾百GMAC甚至更高的水平上管理功耗的難題也愈見急迫。XilinxVirtex-5SXTFPGA平臺提供了獨特的單芯片，充分利用大規(guī)模并行計算達到超高性能，同時將功耗降到最低。