近日，采用三星10nm工藝制造的高通驍龍835跑分遭到曝光。8日，采用臺積電10nm工藝制造的華為麒麟970也遭到媒體曝光。此前，英特爾宣稱，將于2017年發(fā)布采用自家10nm工藝制造的移動芯片。

幾個月前，GlobalFoundries宣布將會推進(jìn)7nm FinFET工藝。三星也購買了ASML的NXE3400光刻機(jī)，為生產(chǎn)7nm芯片作準(zhǔn)備，并計劃在2018年上半年實(shí)現(xiàn)量產(chǎn)。近日，臺積電又聲稱，將在2017年初開始7nm的設(shè)計定案，并在2018年初量產(chǎn)，對5nm、3nm和2nm工藝的相關(guān)投資工作也已開始。

從14nm到10nm，從10nm到7nm，還有所謂的5nm、3nm和2nm，芯片工藝的競爭程度不斷升級。那么，芯片界的這場“戰(zhàn)爭”會結(jié)束嗎?芯片工藝的未來又在哪里呢?

現(xiàn)階段的芯片工藝技術(shù)上，近年來除了FinFIT技術(shù)外，三星、英特爾等芯片廠商紛紛投入到FD-SOI(全耗盡絕緣體硅)工藝、硅光子技術(shù)、3D堆疊技術(shù)等的研究中，以求突破FinFET的制造極限，擁有更多的主動權(quán)。各種新技術(shù)中，猶以3D堆疊技術(shù)為研究重點(diǎn)。

3D堆疊技術(shù)通過在存儲層上疊加邏輯層，將芯片的結(jié)構(gòu)由平面型升級成立體型，大大縮短互連線長度，使得數(shù)據(jù)傳輸更快，所受干擾更小。

目前，這樣的3D技術(shù)在理論層面已有較大進(jìn)展，并在實(shí)踐中得到初步應(yīng)用。2013年，三星推出了3D圓柱形電荷捕獲型柵極存儲單元結(jié)構(gòu)技術(shù)，垂直堆疊可達(dá)24層。同年，臺積電與Cadence合作開發(fā)出了3D-IC的參考流程。2015年，英特爾和美光合作推出了3D XPoint技術(shù)，使用該技術(shù)的存儲芯片目前已經(jīng)量產(chǎn)。

材料上，目前制造芯片的原材料以硅為主。不過，硅的物理特性限制了芯片的發(fā)展空間，正在逐漸被棄用。

2015年，IBM及合作伙伴三星、GlobalFoundries展示7nm工藝芯片時，使用的是硅鍺材料。使用這種材料的晶體管開關(guān)速度更快，功耗更低，而且密度更高，可以輕松實(shí)現(xiàn)200億晶體管，晶體管密度比目前的硅基半導(dǎo)體高出一個量級。2015年4月，英特爾也宣布，在達(dá)到7nm工藝之后將不再使用硅材料。

III-V族化合物、石墨烯等新材料為突破硅基芯片的瓶頸提供了可能，成為眾多芯片企業(yè)研究的焦點(diǎn)，尤其是石墨烯。

相比硅基芯片，石墨烯芯片擁有極高的載流子速度、優(yōu)異的等比縮小特性等優(yōu)勢。IBM表示，石墨烯中的電子遷移速度是硅材料的10倍，石墨烯芯片的主頻在理論上可達(dá)300GHz，而散熱量和功耗卻遠(yuǎn)低于硅基芯片。麻省理工學(xué)院的研究發(fā)現(xiàn)，石墨烯可使芯片的運(yùn)行速率提升百萬倍。

并且，隨著制作工藝已逐漸成熟，石墨烯原本高昂的成本開始呈下降趨勢。2011年底，寧波墨西科技建成年產(chǎn)300噸的石墨烯生產(chǎn)線，每克石墨烯銷售價格只要1元。2016年4月，華訊方舟做出了石墨烯太赫茲芯片。

芯片工藝的發(fā)展和影響*摩爾定律

說到芯片的發(fā)展，就不得不提先一下主宰半導(dǎo)體發(fā)展的摩爾定律。

1965年，仙童半導(dǎo)體公司的工程師戈登·摩爾撰文指出，半導(dǎo)體電路集成的晶體管數(shù)量將每年增加一倍，性能提升一倍;之后又修正為每兩年增加一倍，這就是著名的摩爾定律。

半導(dǎo)體工業(yè)的發(fā)展已經(jīng)符合摩爾定律超過半世紀(jì)了，雖然近幾年有放緩跡象，但是摩爾定律依然會持續(xù)下去。

Intel對半導(dǎo)體工藝的進(jìn)展預(yù)期

1971年，Intel發(fā)布了第一個處理器4004，它采用10微米工藝生產(chǎn)，僅包含2300多個晶體管。

1995年起，芯片制造工藝從0.5μm、0.35μm、0.25μm、0.18μm、0.15μm、0.13μm，發(fā)展到90nm、65nm、45nm、32nm、22nm、16nm、14nm，再到目前最新的10nm。

隨著芯片的制程工藝不斷發(fā)展，集成度不斷提高，電子產(chǎn)業(yè)得以高速發(fā)展，每年騰出0.3左右的成本空間。半導(dǎo)體工藝制程變得越來越小，將會有哪些好處呢?

1.制程越小就能塞下更多的晶體管，成本下降

CPU的生產(chǎn)是需要經(jīng)過7個工序的，分別是：硅提純，切割晶圓，影印，蝕刻，重復(fù)、分層，封裝，測試， 而當(dāng)中的蝕刻工序是CPU生產(chǎn)的重要工作，也是重頭技術(shù)，簡單來說蝕刻就是用激光在硅晶圓制造晶體管的過程，蝕刻這個過程是由光完成的，所以用于蝕刻的光的波長就是該技術(shù)提升的關(guān)鍵，它影響著在硅晶圓上蝕刻的最小尺寸，也就是線寬。

現(xiàn)在半導(dǎo)體工藝上所說的多少nm工藝其實(shí)是指線寬，也就是芯片上的最基本功能單位門電路的寬度，因?yàn)閷?shí)際上門電路之間連線的寬度同門電路的寬度相同，所以線寬可以描述制造工藝?？s小線寬意味著晶體管可以做得更小、更密集，而且在相同的芯片復(fù)雜程度下可使用更小的晶圓，于是成本降低了。

不同制程工藝的成本、核心面積進(jìn)化路線圖

2.頻率更高，電壓更低

更先進(jìn)的半導(dǎo)體制造工藝另一個重要優(yōu)點(diǎn)就是可以提升工作頻率?？s減元件之間的間距之后，晶體管之間的電容也會降低，晶體管的開關(guān)頻率也得以提升，從而整個芯片的工作頻率就上去了。

另外晶體管的尺寸縮小會減低它們的內(nèi)阻，所需導(dǎo)通電壓會降低，這代表著CPU的工作電壓會降低，所以我們看到每一款新CPU核心，其電壓較前一代產(chǎn)品都有相應(yīng)降低。另外CPU的動態(tài)功耗損失是與電壓的平方成正比的，工作電壓的降低，可使它們的功率也大幅度減小。

盡管制程變小有許多好處，但并不是無限制的，漏電流問題是當(dāng)中一個重要因素。

在場效應(yīng)晶體管的門與通道之間是有一層絕緣的二氧化硅的，作用就是防止漏電流的，這個絕緣層越厚絕緣作用越好。然而隨著工藝的發(fā)展，這個絕緣層的厚度被慢慢削減，原本僅數(shù)個原子層厚的二氧化硅絕緣層變得更薄，進(jìn)而導(dǎo)致泄漏更多電流，泄漏的電流又增加了芯片額外的功耗。

到了10nm之后，就不能像以往的節(jié)點(diǎn)一樣，通過簡單的縮小柵極寬度來推進(jìn)工藝制程。往7nm的遷移勢必需要昂貴的全新晶體管架構(gòu)、溝道材料和內(nèi)部連接。同時還需要全新的Fab工具和材料。

芯片工藝的未來和猜測7nm以后，5nm 工藝到底有多少實(shí)現(xiàn)的可能和意義，更是成為業(yè)界的一個爭論點(diǎn)。從目前來看，5nm節(jié)點(diǎn)前面橫亙著若干技術(shù)和經(jīng)濟(jì)上的挑戰(zhàn)，即使能夠?qū)崿F(xiàn)，它也可能會相當(dāng)昂貴。

實(shí)際上，Gartner的分析師Bob Johnson認(rèn)為，鑒于工藝技術(shù)日益嚴(yán)苛的成本和復(fù)雜性，7nm可能會跳票到2020年，比一些芯片制造商預(yù)期的路線圖大約晚一到兩年。而這又將反過來影響5nm的面世時間——如果行業(yè)決定向5nm繼續(xù)邁進(jìn)的話。

“我認(rèn)為5nm肯定會面世，只是不會是2020年那么早。”Johnson說，可靠的5nm工藝可能會在2023年左右出現(xiàn)。

但芯片制造商比較樂觀，他們認(rèn)為5nm的應(yīng)用只是時間早晚問題，正在重新評估5nm節(jié)點(diǎn)的晶體管技術(shù)，并重新修訂路線圖。根據(jù)之前的路線圖，F(xiàn)inFET可以下探到7nm，然后壽終正寢，行業(yè)需要在5nm節(jié)點(diǎn)上選擇一種新型的晶體管技術(shù)。而且，5nm的唯一選項(xiàng)是橫向納米線FET，也被稱為圍柵FET。這種材料靜電性能很好，只是制造困難而且成本高昂。

IMEC工藝技術(shù)副總裁兼邏輯器件研發(fā)項(xiàng)目負(fù)責(zé)人Aaron Thean也表示“5納米是一個昂貴的節(jié)點(diǎn)”。要啟用5nm，半導(dǎo)體行業(yè)需要在晶圓技術(shù)上取得新的突破。光刻技術(shù)面臨新的挑戰(zhàn)，互連技術(shù)更是成為進(jìn)軍5nm的最大障礙。

而5nm以后，摩爾定律是否終結(jié)，哪些新工藝將誕生，就是更難以預(yù)測的事情了。未來，新的材料、新的結(jié)構(gòu)、新的思想，一切都將迎來革命，而革命必將淘汰一些東西、洗刷一些東西、誕生一些東西。