摘要：以單片機(jī)89C51和可編程邏輯器件(FPGA)為控制中心，設(shè)計(jì)了一個(gè)頻率特性測(cè)試儀，用于測(cè)試某一特定網(wǎng)絡(luò)的頻率響應(yīng)特性。本系統(tǒng)的主要特點(diǎn)是由FPGA驅(qū)動(dòng)多種串行芯片，在精簡(jiǎn)了系統(tǒng)電路結(jié)構(gòu)的同時(shí)也不影響程序的效率。其中掃頻信號(hào)由AD9851的串行方式產(chǎn)生，擴(kuò)展了頻率范圍及穩(wěn)定性。幅度測(cè)量由有效值采樣芯片AD637和10住串行A/D轉(zhuǎn)換器TLV1544配合實(shí)現(xiàn)，相位測(cè)量采用計(jì)數(shù)法實(shí)現(xiàn)。頻率特性曲線由12位串行雙D/A轉(zhuǎn)換器TLV5638輸出，并經(jīng)示波器顯示出來。本系統(tǒng)幅度測(cè)量精度達(dá)到5%，相位測(cè)量精度達(dá)到1°。

頻率特性的測(cè)量采用掃頻的方法實(shí)現(xiàn)，用AD9851產(chǎn)生掃頻信號(hào)，可產(chǎn)生頻譜純凈、頻率范圍廣且穩(wěn)定度非常高的正弦波。通過二極管負(fù)反饋橋式限幅放大電路及有效值采樣電路等實(shí)現(xiàn)頻響特性的測(cè)量，最后用示波器顯示被測(cè)網(wǎng)絡(luò)的幅頻特性及相頻特性。

本系統(tǒng)的一個(gè)特點(diǎn)是采用了較多串行芯片(AD9851，TLV1544和TLV5638)。為了使電路中的信號(hào)干凈，應(yīng)減少電路連線，采用串行芯片可以有效精簡(jiǎn)電路，保證電路的穩(wěn)定性和減少信號(hào)噪聲。但由于串行芯片犧牲了程序的時(shí)間效率，所以應(yīng)該合理設(shè)計(jì)程序結(jié)構(gòu)。

1系統(tǒng)方案論證與選擇

1.1幅度測(cè)量電路的設(shè)計(jì)與論證

方案1：峰值檢波電路?；镜姆逯禉z波電路是由二極管電路和電壓跟隨器組成，通過電容的充放電實(shí)現(xiàn)。此電路測(cè)量低頻信號(hào)時(shí)檢波的紋波較大，適合于測(cè)量中高頻率段的信號(hào)。

方案2：真有效值檢波。從真有效值檢波的工作原理可以分為線性有效值檢波器、對(duì)數(shù)有效值檢波器和數(shù)字有效值檢波器。典型的真有效值轉(zhuǎn)換芯片為AD637，使用AD637在測(cè)量峰值系數(shù)高達(dá)10的信號(hào)時(shí)附加誤差僅為1%，且外圍元件少、頻帶寬。

綜上，選擇方案1。

1.2相位測(cè)量電路的設(shè)計(jì)與論證

方案1：波形分析法。采用兩片高速A/D轉(zhuǎn)換芯片同時(shí)對(duì)輸入的兩路信號(hào)進(jìn)行等時(shí)間間隔采樣并將采樣結(jié)果分別存儲(chǔ)，然后對(duì)所測(cè)信號(hào)的波形數(shù)據(jù)進(jìn)行分析。掃描存儲(chǔ)在RAM中的波形數(shù)據(jù)，計(jì)算兩片A/D轉(zhuǎn)換器采集兩部分波形數(shù)據(jù)的最大值或最小值的時(shí)間間隔，則信號(hào)的相位差為：φx=(Tx/T)x360°其中，Tx為兩路信號(hào)相臨極值的時(shí)間間隔，T為信號(hào)周期。

方案2：計(jì)數(shù)法。將兩路被測(cè)信號(hào)經(jīng)過異或門后，產(chǎn)生一個(gè)鑒相脈沖信號(hào)，送入FPGA進(jìn)行記數(shù)，計(jì)數(shù)值為N。若信號(hào)頻率為，f，計(jì)數(shù)頻率為fclk，則相位差為：φx(Nf/fclk)x360°，可判斷被測(cè)信號(hào)是比標(biāo)準(zhǔn)信號(hào)相位超前還是滯后。由于相差在0°～180°之間和360°～180°之間是對(duì)稱的，異或后的計(jì)數(shù)值是相同的，故需加上一極性判別電路。相位的極性判決電路可由D觸發(fā)器實(shí)現(xiàn)，將兩路信號(hào)接D觸發(fā)器的D端和CP端，從0端輸出的高低電平可判別相差的極性。

方案1需要用軟件對(duì)大量的波形數(shù)據(jù)進(jìn)行處理才能達(dá)到較高的精度，且采集時(shí)間間隔難以精確控制，主要適用于精度要求不是很高的情況。方案2的測(cè)量過程可以全部由FPGA實(shí)現(xiàn)，AD9851產(chǎn)生的信號(hào)頻率f已知，無需測(cè)頻，所以這種方法非常容易實(shí)現(xiàn)，而且采用FPGA的40M高頻晶振計(jì)數(shù)，測(cè)量精度和測(cè)量范圍都得到提高。因此采用方案2。

2系統(tǒng)總體設(shè)計(jì)方案及實(shí)現(xiàn)框圖

本系統(tǒng)以單片機(jī)及FPGA為核心，由掃頻信號(hào)源模塊、峰值檢測(cè)模塊、限幅放大模塊和相位測(cè)量模塊構(gòu)成。系統(tǒng)框圖如圖1所示。為了提高效率，芯片控制主要由FPGA實(shí)現(xiàn)，單片機(jī)僅提供系統(tǒng)各模塊的觸發(fā)信號(hào)。系統(tǒng)工作時(shí)，AD9851產(chǎn)生一定頻率的正弦信號(hào)，經(jīng)過被測(cè)網(wǎng)絡(luò)后，其幅值、相位會(huì)有所改變。將被測(cè)網(wǎng)絡(luò)的輸出端經(jīng)過AD637有效值檢測(cè)電路即得出信號(hào)的真有效值，A/D采樣后送于單片機(jī)。同時(shí)，分別將被測(cè)網(wǎng)絡(luò)前后的信號(hào)經(jīng)過限幅放大模塊整形為峰峰值為+5V的方波，送入FPGA進(jìn)行相位測(cè)量。再改變信號(hào)發(fā)生器的頻率，測(cè)量對(duì)應(yīng)頻率點(diǎn)的相位差與幅度值，直到完成整個(gè)頻率段的測(cè)試，最后將被測(cè)網(wǎng)絡(luò)的幅頻特性和相頻特性曲線用示波器顯示出來。

3主要功能電路設(shè)計(jì)

3.1掃頻信號(hào)發(fā)生器

AD9851是AD公司采用先進(jìn)CMOS技術(shù)生產(chǎn)的具有高集成度的直接數(shù)字合成器，可以直接作為信號(hào)源，也可通過其內(nèi)部的高速比較器轉(zhuǎn)換為方波輸出，作為靈敏的時(shí)鐘產(chǎn)生器。它將相位累加器，波形存儲(chǔ)器，10Bit高速D/A集于一塊芯片中，頻帶寬，頻率精度和穩(wěn)定度高，外圍電路簡(jiǎn)單。

其內(nèi)部結(jié)構(gòu)如圖2所示。AD9851內(nèi)部的控制字寄存器首先寄存來自外部的頻率、相位控制字，相位累加器接收來自控制字寄存器的數(shù)據(jù)后，決定最終輸出的信號(hào)頻率和相位，再經(jīng)過內(nèi)部D/A轉(zhuǎn)換器，所得到的就是最終的數(shù)字合成信號(hào)。

設(shè)相位累加器的位數(shù)為N，相位控制字的值為FN，頻率控制字的位數(shù)為M，頻率控制字的值為FM，內(nèi)部工作時(shí)鐘為Fc，最終合成信號(hào)的頻率和相位可由下式來決定：F=Fc·FM/2N，θ=2πFN/2M。其中M=32，N=5，外部輸入25MHz的時(shí)鐘，經(jīng)過內(nèi)部6倍頻后為fc=150MHz。由于不需要設(shè)置相位，所以五位相位控制字一直寫入0，頻率控制字為FM=2NxF/Fc。

3.2有效值檢波模塊

真有效值檢波電路采用ADI公司的AD637，該芯片根據(jù)真有效值計(jì)算公式，直接輸出信號(hào)的有效值電壓，原理圖如圖3所示，通過使用片內(nèi)后級(jí)濾波網(wǎng)絡(luò)可以有效減小帶內(nèi)紋波。在C_AV口接入1μF的電容，在輸入信號(hào)頻率小于1MHz時(shí)，幅度的測(cè)量誤差小于1%。精度非常高。

3.3限幅放大電路

在對(duì)信號(hào)進(jìn)行相位測(cè)量前，要先將其整形為方波。但當(dāng)信號(hào)經(jīng)被測(cè)網(wǎng)絡(luò)后幅值有較大變化，可能出現(xiàn)信號(hào)較強(qiáng)時(shí)超出后級(jí)處理芯片的測(cè)量范圍，而信號(hào)較弱時(shí)又不能夠被后級(jí)處理芯片識(shí)別的情況。由于對(duì)信號(hào)進(jìn)行頻率或者相位的測(cè)量只需要知道其周期信息，而非幅值信息，因此在把正弦信號(hào)整形成方波的模塊中，采取限幅放大，而不采用單純的LM311整形電路，可以達(dá)到更好的效果。

具體電路如圖4所示，此限幅放大電路由前級(jí)同相放大、限幅放大和電平轉(zhuǎn)換電路3部分組成。前級(jí)同相放大電路主要起到阻抗變換的作用;限幅放大電路采用二極管1N4148實(shí)現(xiàn)負(fù)反饋橋式限幅。如果輸出信號(hào)幅值大于5V，橋式電路的二極管導(dǎo)通，穩(wěn)壓二極管工作，將電壓鉗位于5V左右;電平轉(zhuǎn)換電路將放大后的信號(hào)經(jīng)比較后整形為方波信號(hào)。轉(zhuǎn)換為TTL電平，便于送入后級(jí)電路處理。

由于比較器一級(jí)的輸入輸出電壓都很大，因此電路中的運(yùn)放芯片應(yīng)該選取超高擺率、輸出電流大、耐壓高的運(yùn)放。同時(shí)，為使進(jìn)入比較器的信號(hào)更加穩(wěn)定，應(yīng)選取增益帶寬積較大的運(yùn)放。綜合以上因素，選取LF356。其增益帶寬積達(dá)到5MHz，擺率12V/μs，遠(yuǎn)滿足設(shè)計(jì)要求。

4系統(tǒng)軟件的設(shè)計(jì)

系統(tǒng)軟件設(shè)計(jì)部分基于單片機(jī)及FPGA為平臺(tái)，完成了鍵盤輸入、幅值測(cè)量、相位測(cè)量以及示波器顯示掃頻信號(hào)的功能。鍵盤輸入設(shè)置掃頻范圍和頻率步進(jìn)。幅值測(cè)量由10位串行AD/CTLV1544實(shí)現(xiàn)，相位測(cè)量由40M晶振計(jì)數(shù)，測(cè)量精度高。測(cè)量數(shù)據(jù)存于FPGA的RAM中，通過雙通道TLV5638輸出。系統(tǒng)提供兩種顯示方式，一種是通過示波器顯示整個(gè)被測(cè)網(wǎng)絡(luò)的幅頻和相頻曲線，一種是通過LCD顯示特定輸入頻率的幅值和相位。由于系統(tǒng)采用的AD9851，TLV1544和TLV5638全部是串行控制的，導(dǎo)致程序有些復(fù)雜，需要嚴(yán)格控制好時(shí)序，否則容易出問題。同時(shí)考慮到程序的時(shí)間效率，應(yīng)避免冗余代碼，在能用移位運(yùn)算的情況下避免使用乘除運(yùn)算。掃頻測(cè)量流程如圖5所示。

5測(cè)試方法和結(jié)果

為了驗(yàn)證該頻率特性測(cè)試儀的性能，用一個(gè)中心頻率5kHz的雙T網(wǎng)絡(luò)作為被測(cè)網(wǎng)絡(luò)。手動(dòng)輸入某一頻率，通過液晶顯示該頻率點(diǎn)所對(duì)應(yīng)的幅值和相位。幅度測(cè)量精度能夠達(dá)到5%，相位測(cè)量精度1°。設(shè)置掃頻信號(hào)頻帶范圍為1～10kHz，其中頻率步進(jìn)為10Hz。從示波器上顯示雙T網(wǎng)絡(luò)的頻率特性曲線如圖6。

6結(jié)束語

本系統(tǒng)比較好地完成測(cè)量某一特定網(wǎng)絡(luò)的頻率響應(yīng)特性的功能，幅頻特性和相頻特性能夠準(zhǔn)確測(cè)量與顯示。系統(tǒng)可以在全頻范圍和特定頻率范圍內(nèi)自動(dòng)步進(jìn)測(cè)量，可手動(dòng)預(yù)置測(cè)量范圍及步進(jìn)頻率值。用LCD顯示5位的頻率值，3位的電壓值及三位的相位值(另以一位作符號(hào)顯示)。示波器上可同時(shí)顯示幅頻和相頻特性曲線。整個(gè)系統(tǒng)在單片機(jī)和FPGA的有機(jī)結(jié)合、協(xié)同控制下，工作穩(wěn)定，測(cè)量精度高，人機(jī)交互靈活。