除了上一節(jié)中介紹的Tcl的腳本管理功能之外,通過ISE 10.x工具的Tcl Shell還可以執(zhí)行幾乎所有的綜合、布局布線、仿真,以及參數和設計環(huán)境設置等操作。以下介紹一些主要命令。
1.工程管理類(project)
該類命令的第1個關鍵字為“project”°
(1)project new <proect_name>:創(chuàng)建一個新的工程。
(2)project archive<archive name>:歸檔整理工程設置工程項目。
(3)project clean:清除工程中所創(chuàng)建的設計文件和中間結果。
(4)project close:關閉該工程。
(5)project get <property_name>:獲得工程中的某些信息,例如project get package表示了解工程所使用器件的封裝形式。
(6)project open<project_/filename>:打開一個工程文件。
(7)project save_as <project_filename>:保護工程文件。
(8)project set <property_name><property_value>:用來設置設計的參數和屬性值。
2.參數設置類
所有的參數名稱需要用引號來定義,需要通過set命令來調用。例如,project set“powarreducation”true。這些參數如下。
(1)“Optimization Goal”{Speed|Area}:優(yōu)化目標,可選擇速度或面積優(yōu)化策略。
(2)“Perform Timing-Driven Packing and Placement”{True|False}:時序驅動的布局設置。
(3)“Map Effort Level“{ Standard Medium|High}:映射的努力設置。
(4)“Use SmartGuide”{True|False}為對當前的設計工程激活或關閉SmartGuide優(yōu)化策略。
(5)“Pack I/O Registers/Latches into IOBs”{“For Inputs and Outputs”|“For Inputs Only”|
“For Outputs Only”|“Off”}:是否將寄存器放入IOB中。
(6)“Power Reduction”{True|False}:是否選擇功耗優(yōu)化。
(7)“Place&Route Effort Level(Overall)”{ Standt涮|Medium|High}布局布線努力程度設置。
(8)“Generate Post-Place&Route Static Timing Report'’{True|False}:是否生成布局布線后的時序報告。
(9)“Generate Post-Place & Route Simulation Model”{True False}是否生成布局布線后的仿真模型。
(10)“Combinatorial Logic Optimization”(True|False}:是否需要組合邏輯優(yōu)化策略。
(11)“Global Optimization”{True|False}:全局優(yōu)化控制。
(12)“Retiming”{True False}時序再優(yōu)化策略選擇。
(13)“Register Duplication”{True/ False}:是否選擇寄存器復制。
3.執(zhí)行和實現命令(process)
這些命令的第一個關鍵字為process。
process run<process_goal>[-instance<instance_name>][-force rerun|rerun all]:例如process run“Implement Design”將完成從綜合到時序分析。
4.時序分析類命令(timing_analysls)
該命令的第一個關鍵字為timing_analysis。
(1) timing_analysis disable_constraints<analysis_name> <timing_constraint_specs>:禁止使用約束。
(2)timing_analysis run<analysis_name>:運行時序分析程序。
(3) timing_analysis set constraint<analysis_name><constraint type)(constraint_details>:約束設置。
(4)timing_analysis_show_settings<analysis_name>:觀察時序分析的參數設置。
5.文件管理(xfile)
用于刪除及添加等操作。
(1)xfile add<file name>[-copy][-lib_vhdl<library_name>]: 添加HDL源文件。
(2)xfile get<file name>{name|timestamp lib_vhdl):獲取文件的信息。
(3 )xfile remove<file_name):從工程中移去一個源文件。
來源:ks992次