逐次逼近寄存器(SAR)型ADC的謎團(tuán)之一，或者至少是造成嚴(yán)重混淆的原因，就是計(jì)算系統(tǒng)級的確切電源需求。經(jīng)研究發(fā)現(xiàn)，相關(guān)技術(shù)手冊對于該技術(shù)規(guī)格讓人難以捉摸，而且令人沮喪。

SAR ADC提供一種低功耗方法來測量輸入信號。很多時候，功耗與采樣速率成正比，可形成非常高效的測量系統(tǒng)。這就意味著，為計(jì)算ADC的總功耗，需要考慮所有的電源引腳。

對于SAR轉(zhuǎn)換器，通常有三個潛在的功耗軌：VDD電源、參考輸入和數(shù)字接口IO電源。VDD電源向模擬電路和ADC內(nèi)核供電。

對于需要外部基準(zhǔn)電壓的SAR，參考輸入是一個開關(guān)電容輸入，其在SAR轉(zhuǎn)換位校驗(yàn)期間消耗充電電流。這可能是非常重要的功耗源，其取決于ADC吞吐速率以及內(nèi)部電容DAC的尺寸。ADC吞吐速率越高，轉(zhuǎn)換位校驗(yàn)(電容充電)越多，因此消耗在電容DAC陣列的電流越多。

同樣，更大的電容DAC就意味著更多的電容需要充電，這就造成了更高的電流消耗。如果采用大的電容DAC，會對基準(zhǔn)電壓源驅(qū)動電路造成問題，可能需要更高功率的基準(zhǔn)電壓源電路。對于模擬輸入也是一樣，在采集過程中需要更強(qiáng)的驅(qū)動放大器來驅(qū)動更高的電容DAC負(fù)載。有時，與模擬輸入相關(guān)的其它電路通過基準(zhǔn)電壓源供電，這就進(jìn)一步增加了功耗。一些ADC帶有內(nèi)部基準(zhǔn)電壓源緩沖器，使參考輸入具有高阻抗。在這種情況下，緩沖器通過另一個電源引腳來提供必要的基準(zhǔn)電流。

數(shù)字IO電源消耗功率取決于吞吐/輸出數(shù)據(jù)速率，以及數(shù)據(jù)輸出線路的負(fù)載條件。同樣，因?yàn)閭鬏斵D(zhuǎn)換數(shù)據(jù)需要更高的時鐘頻率，所以ADC吞吐速率更高意味著數(shù)字IO的功耗更大。由于充放電的原因，數(shù)據(jù)輸出線路的任何電容負(fù)載都會增加數(shù)字IO電流。高時鐘頻率ADC在高吞吐速率下，數(shù)字接口的功耗會非常顯著。

許多相關(guān)的數(shù)據(jù)手冊僅會列出VDD電源的功率。設(shè)計(jì)師必須深入研究技術(shù)規(guī)格表，以確定基準(zhǔn)電壓源和數(shù)字電源功率的要求。為從系統(tǒng)層次精確測量功耗，所有這三種輸入都需要考慮。

然而，在說明像功耗這樣重要的要求時，為什么有些數(shù)據(jù)手冊不把所有的技術(shù)規(guī)格都考慮進(jìn)去，這對于眾多設(shè)計(jì)師而言一直都是一個謎團(tuán)。