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[導(dǎo)讀]FPGA 設(shè)計(jì)流程包括設(shè)計(jì)輸入,仿真,綜合,生成,板級驗(yàn)證等很多階段。在整個(gè)設(shè)計(jì)流程中,完成設(shè)計(jì)輸入并成功進(jìn)行編譯僅能說明設(shè)計(jì)符合一定的語法規(guī)范,并不能說明設(shè)計(jì)功能的正確性,這時(shí)就需要通過仿真對設(shè)計(jì)進(jìn)行驗(yàn)證

FPGA設(shè)計(jì)流程包括設(shè)計(jì)輸入,仿真,綜合,生成,板級驗(yàn)證等很多階段。在整個(gè)設(shè)計(jì)流程中,完成設(shè)計(jì)輸入并成功進(jìn)行編譯僅能說明設(shè)計(jì)符合一定的語法規(guī)范,并不能說明設(shè)計(jì)功能的正確性,這時(shí)就需要通過仿真對設(shè)計(jì)進(jìn)行驗(yàn)證。在FPGA 設(shè)計(jì)中,仿真一般分為功能仿真(前仿真)和時(shí)序仿真(后仿真)。功能仿真又叫邏輯仿真,是指在不考慮器件延時(shí)和布線延時(shí)的理想情況下對源代碼進(jìn)行邏輯功能的驗(yàn)證;而時(shí)序仿真是在布局布線后進(jìn)行,它與特定的器件有關(guān),又包含了器件和布線的延時(shí)信息,主要驗(yàn)證程序在目標(biāo)器件中的時(shí)序關(guān)系。在有些開發(fā)環(huán)境中,如 Xilinx ISE 中,除了上述的兩種基本仿真外,還包括綜合后仿真,轉(zhuǎn)換(post-translate)仿真,映射后(post-map)仿真等,這樣做完每一步都可進(jìn)行仿真驗(yàn)證,從而保證設(shè)計(jì)的正確性。

ModelSim 是Mentor Graphics 子公司MentorTechnology 的產(chǎn)品,是當(dāng)今最通用的FPGA 仿真器之一。ModelSim 功能強(qiáng)大,它支持FPGA 設(shè)計(jì)的各個(gè)階段的仿真,不僅支持VHDL 仿真,Verilog仿真,而且支持VHDL 和Verilog 混合仿真。它不僅能做仿真,還能夠?qū)Τ绦蜻M(jìn)行調(diào)試,測試代碼覆蓋率,對波形進(jìn)行比較等。ModelSim 有很多版本,像ModelSim/SE 是首要版本, 除此之外還有ModelSim/XE 和ModelSim/AE,分別是為Xilinx公司和Altera 公司提供的OEM 版,其中已包含各公司的庫文件,故用特定公司OEM 版進(jìn)行仿真時(shí)就不需編譯該公司的庫了。

用ModelSim 進(jìn)行功能仿真  

進(jìn)行功能仿真首先要檢查設(shè)計(jì)的語法是否正確;其次檢查代碼是否達(dá)到設(shè)計(jì)的功能要求。下文主要介紹仿真步驟和測試激勵(lì)的加載。

仿真步驟

(1)建立庫并映射庫到物理目錄

因?yàn)橛肕odelSim 進(jìn)行仿真是建立在仿真庫的基礎(chǔ)上的(此處進(jìn)行的是功能仿真,因而不用編譯特定廠商的庫),所以首先要建立庫并把庫映射到實(shí)際的物理路徑。通常用戶編譯的文件都放在work庫中,所以必須先建立work 庫。有兩種方法建立并映射庫,第一種方法是通過圖形界面,在菜單Design→Create a New Library 彈出對話框,如圖1 所示。在Library Name 中輸入work,如果建立其它庫,可以輸入其它名字。Library Map to 是映射的物理路徑。第二種方法是用命令行的形式,建立庫用ModelSim>vlib<庫名>,映射庫用ModelSim> vmap , 如建立并映射庫work,就可以在ModelSim 主窗口命令提示符下輸入

vlib work

vmap work work

(2)編譯源代碼

該步驟主要檢查源文件的語法錯(cuò)誤。實(shí)現(xiàn)方法有兩種,一是通過菜單Design→Compile,出現(xiàn)選擇源文件對話框,選擇要編譯的源文件,編譯即可;二是通過命令行方式,這一步對于VHDL 和Verilog 所使用的命令是不一樣的,對于VHDL 代碼用vcom-work.vhd.vhd , 對于Verilog 代碼用vlog-work.v.v,文件按出現(xiàn)的先后順序編譯,且支持增量編譯。編譯后的文件會放在缺省當(dāng)前work 庫中。

(3)啟動仿真器

該步驟主要是把所有仿真的文件加載到當(dāng)前的仿真環(huán)境中。實(shí)現(xiàn)的方法兩種,一是通過菜單Design→Load Design,出現(xiàn)加載對話框,選擇要仿真的程序即可;二是通過命令行的形式vsim-lib , 這條命令對于VHDL 和Verilog 都一樣。

(4)執(zhí)行仿真

該步驟是正式執(zhí)行仿真了,在仿真前最重要的一個(gè)步驟就是加載激勵(lì),如要對下面的加法器進(jìn)行仿真,加法器實(shí)體說明如下:

entityAdd is

port(D1: in std_logic_vector(7 downto 0);--輸入

D2: in std_logic_vector(7 downto 0);--輸入

D0: out std_logic_vector(7 downto 0);--輸出

CE: in std_logic;-使能,低有效

Clk: in std_logic);--時(shí)鐘

endAdd;

測試激勵(lì)的加載 

激勵(lì)的加載有四種方法:

(1)命令行方式

這種方法是通過在命令行下直接輸入命令給信號加載激勵(lì),然后進(jìn)行仿真。如要對上面的加法器進(jìn)行仿真,則輸入如下命令:

Vsim –t ps work.add

//加載work 庫中的實(shí)體add,時(shí)間分辨率為ps

Add wave –hex D1

Add wave –hex D2

Add wave –hex D0

Add wave ce

Add wave clk

//把信號加載到波形窗口,hex 表示以16進(jìn)制顯示

Force ce 0 //對ce 加激勵(lì)為0

Force clk 0 0,1 25 –r 50 //對clk 加載激勵(lì)

Force D1 16#2 //對D1 加載16 進(jìn)制數(shù)2

Force D2 16#1 //對D2 加載16 進(jìn)制數(shù)1

Run 100 //運(yùn)行100 個(gè)時(shí)間單位

如果要仿真其它數(shù)據(jù),在命令行中改變激勵(lì)

就可以了,仿真的結(jié)果如圖2 所示。

(2)宏文件法

這種方法相當(dāng)于DOS 的批處理。它把所有的命令保存為以do 為后綴名的文件中,稱為宏文件。執(zhí)行仿真時(shí)只要選擇菜單Marco → ExecuteMarco,然后選擇相應(yīng)的宏文件執(zhí)行即可,或者在命令行中輸入do<宏文件名>。執(zhí)行仿真的結(jié)果如圖2 所示。

(3)測試文件法

上述兩種方法只適合驗(yàn)證數(shù)據(jù)量小的程序,對程序進(jìn)行簡單驗(yàn)證,如果要驗(yàn)證的數(shù)據(jù)量較大,

上述兩種方法就比較麻煩,現(xiàn)在被廣泛采用的是測試文件法。這種方法其實(shí)是要設(shè)計(jì)者自己編寫測試文件,把要驗(yàn)證的程序當(dāng)成測試程序的一個(gè)模塊,在測試文件中對要驗(yàn)證的程序加載激勵(lì)。以下就是針對上面加發(fā)器的測試文件:

library ieee;

use ieee.std_logic_1164.all

use ieee.std_logic_signed.all

entity tb is

end tb

architecture a_tb of tb is

component Add

port(D1 : in std_logic_vector(7 downto 0);

D2 : in std_logic_vector(7 downto 0);

D0 : out std_logic_vector(7 downto 0);

CE : in std_logic;

Clk: in std_logic);

end component;

signal D1 : std_logic_vector(7 downto 0) :=(other => ‘1’);

signal D2 : std_logic_vector(7 downto 0) :=(other => ‘1’);

signal D0 : std_logic_vector(7 downto 0) :=(other => ‘0’);

signal CE : std_logic := ’0’;

signal Clk : std_logic

begin

dut : Add

port map(D1 => D1,

D2 => D2,

D0 => D0,

CE => CE,

Clk => Clk);

Clk <= not Clk after 25 ns;

process

begin

wait until Clk = ‘1’ and Clk’event;

D1 <= D1+1;

D2 <= D2+2;

end process;

end a_tb;

用這個(gè)測試文件產(chǎn)生的仿真波形如圖3 所示:

這種方法可以仿真大量的數(shù)據(jù),對程序進(jìn)行比較全面的仿真。

(4)textio 法

方法(3)產(chǎn)生的激勵(lì)數(shù)據(jù)一般很有規(guī)律,也容易分析,但同時(shí)也可能造成某些情況無法檢測到。所以做仿真時(shí)若希望驗(yàn)證一些沒有規(guī)律的數(shù)據(jù),則可以用 textio 方法實(shí)現(xiàn)。實(shí)際上它的輸入激勵(lì)是存儲在dat 文件中的,在測試文件中讀入這些數(shù)據(jù),如果用VHDL 編寫程序,需要textio 庫和VHDL93 標(biāo)準(zhǔn)的支持,限于篇幅這里就不詳細(xì)介紹,詳情請參見有關(guān)文獻(xiàn)。

用ModelSim 進(jìn)行時(shí)序仿真  

時(shí)序仿真是FPGA 設(shè)計(jì)的重要步驟之一,它通常是在做完布局布線后進(jìn)行,仿真中包含布局布線產(chǎn)生的延時(shí)信息。時(shí)序仿真的方法和步驟和功能仿真基本相同,但有兩點(diǎn)需要注意:一是一般布局布線后生成的網(wǎng)表并不包含timing 數(shù)據(jù),會用一個(gè)SDF(Standard Delay Format)文件來存儲timing數(shù)據(jù),它通常是由布局布線工具產(chǎn)生,在做時(shí)序仿真時(shí)要用到。上面啟動仿真器加載時(shí)不僅要加載布局布線后生成的源文件,還要加載SDF 文件。二是在用ModelSim SE 版本時(shí),由于不包含特定廠商的庫文件,而在做時(shí)序仿真時(shí)恰恰與特定的器件相關(guān),要用到這些庫,為了提高仿真速度,通常需要提前編譯這些庫,而且不同廠商編譯庫的方法不盡相同,本文以編譯Xilnx 公司的庫為例,介紹編譯庫的方法。

這種方法是通過在Xilinx 的網(wǎng)站上下載的xilinx_lib_4.tcl 腳本進(jìn)行的,選擇菜單中的執(zhí)行宏或者在命令行中輸入source xilinx_lib_4.tcl,會彈出圖4 所示的對話框,在選擇所要編譯的語言后,Xilinx Software Version、編譯的庫、Xilinx 路徑和Modelsim 路徑后就可以進(jìn)行庫的編譯了。其中較重要的是simprim(做時(shí)序仿真時(shí)用)和Xilinxcorelib(在進(jìn)行Xilinx core 的電路仿真時(shí)用),這些庫還有對應(yīng)的Verilog 版本。在進(jìn)行庫編譯之前,最好把ModelSim 安裝目錄下的modelsim.ini 文件的只讀屬性去掉,這樣可以把編譯后的庫信息加到該文件中,具體信息如下:

simprim = C:/Modeltech_5.5b/simprim

simprims_ver = C:/Modeltech_5.5b/simprims_ver

xilinxcorelib = C:/ Modeltech_5.5b/xilinxcorelib

xilinxcorelib_ver = C:/

Modeltech_5.5b/xilinxcorelib_ver

結(jié)束語  

通過對FPGA 設(shè)計(jì)中功能仿真時(shí)序仿真的詳細(xì)介紹,有助于熟練應(yīng)用ModelSim 進(jìn)行一系列仿真,同時(shí)也拋磚引玉地引導(dǎo)讀者在實(shí)際中發(fā)現(xiàn)和應(yīng)用ModelSim 的調(diào)試程序、比較波形等其他功能。

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