在驗證中采用最新技術(shù)的缺點！

“驗證很多人都清楚，驗證技術(shù)一直在發(fā)展，個人技術(shù)成長不進則退。于是采用最新的驗證方法和趨勢是很多驗證牛人趨之若鶩的事情。一旦驗證大佬嘗試了某個事情，可能很快就會在團隊傳播起來，這就是偶像效應。這時候，這項技術(shù)仿佛就是經(jīng)過檢驗了的真理，也不管實際的應用場景和根本邏輯了。這些新技術(shù)包...

規(guī)范的重要性：verilog學習五點經(jīng)驗分享

來源：射頻百花譚規(guī)范很重要工作過的朋友肯定知道，公司里是很強調(diào)規(guī)范的，特別是對于大的設計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做...

驗證工程師面試題：找出這個verilog中的bug（corner?case）

下面是一個小的真實verilog代碼，具有異步set/reset邏輯（低電平有效）的觸發(fā)器模型。這個verilog模型可以正確地綜合，但在一個cornercase情況下仿真結(jié)果不正確。這個cornercase是什么？always_ff@(posedgeclkornegedgers...

大家寫verilog的時候會把電路圖先畫出來嗎？

設計分2種，一種叫前向設計，另一種叫后向設計。?后向設計就是我們只知道需求，知道要實現(xiàn)什么功能，但是暫時腦子里還沒有具體的結(jié)構(gòu)。多數(shù)時候都是后向設計。此時，先開始把module的input和output寫好。然后從output的信號出發(fā)，反推它與inputs的關(guān)系，這個過程中也可...

Systemverilog中獨特的數(shù)組和隊列

將Systemverilog中的數(shù)組和隊列拿出來單獨講，是因為相對于其他的數(shù)據(jù)類型，數(shù)組和隊列與C語言和Verilog語言的數(shù)組有著不同的特性。這些特性不僅體現(xiàn)在完全迥異于C語言的定義方式，也體現(xiàn)在其成員函數(shù)上。Systemverilog將數(shù)組分為三種，分別為靜態(tài)數(shù)組、動態(tài)數(shù)組以...

vhdl與verilog的區(qū)別

當前最流行的硬件設計語言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當多的擁護者。VHDL 語言由美國軍方所推出，最早通過國際電機工程師學會(IEEE)的標準，在北美及歐洲應用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉(zhuǎn)被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過了 IEEE 標準，在美國、日本及中國臺灣地區(qū)使用非常普遍。

全平臺輕量開源verilog仿真工具iverilog GTKWave使用教程

1.?前言如果你只是想檢查Verilog文件的語法是否有錯誤，然后進行一些基本的時序仿真，那么IcarusVerilog就是一個不錯的選擇。相比于各大FPGA廠商的IDE幾個G的大小，IcarusVerilog顯得極其小巧，最新版安裝包大小僅有17MB，支持全平臺：Windows...

第八屆“鼎陽杯”全國高校電工電子基礎課程實驗教學案例設計競賽圓滿謝幕

2021年5月21日-24日，第八屆“鼎陽杯”全國高校電工電子基礎課程實驗教學案例設計競賽復賽，在南昌大學順利舉辦。

這個Verilog語法你一定不知道

動態(tài)截取固定長度數(shù)據(jù)語法，即+:和-:的使用，這兩個叫什么符號呢？

Verilog HDL設計中只能要用同步而不能用異步時序邏輯的原因

先簡單介紹下同步時序和異步時序邏輯，看下他們的異同點。

Ajoy Bose：可重用IP(智能產(chǎn)權(quán))才是新的抽象等級

為了應付日益增長的復雜性，必須提高抽象的水平。但當摩爾定律將SoC（系統(tǒng)單芯片）的復雜性加速到逃逸速度時，哪里能找到一種作為RTL（寄存器傳輸級）補充的新抽象方法？很多觀察家注意到，面向硬件的文

任天堂Wii主機源代碼、設計文檔外泄：1比1克隆指日可待

談起封閉，恐怕任天堂比蘋果有過之而無不及，而且，任天堂法務部的名號也是業(yè)內(nèi)出了名的狠角色。 據(jù)外媒報道，Wii游戲主機的軟件源代碼以及硬件設計文檔在網(wǎng)絡上泄露，包括Verilog文件、固件源代碼、PC

FPGA難懂？與GPU類比一下就明白了

關(guān)注、星標公眾號，不錯過精彩內(nèi)容 轉(zhuǎn)自：EDN電子技術(shù)設計 FPGA 是一堆晶體管，你可以把它們連接(wire up)起來做出任何你想要的電路。它就像一個納米級面包板。使用 FPGA 就像芯片流片，但是你只需要買這一張芯片就可以搭建不一樣的設計，作為交換，你需要付

FPGA開發(fā)的工作經(jīng)驗指導

我現(xiàn)在最慶幸的事情就是從進入職場到現(xiàn)在一直是FPGA開發(fā)，我感覺，做FPGA開發(fā)這行經(jīng)驗是很重要的，入門簡單，想提升會越來越難。做FPGA開發(fā)不只是會寫寫verilog和VHDL代碼這么簡單，我記得剛學習verilog的時候，光是要搞明白哪些語句可以綜合，哪些語句不可以綜合，就花費了很長時間。硬件開發(fā)語言是要映射成數(shù)字邏輯電路的，隨著做FPGA的時間長了，寫代碼的時候腦子里都是0/1的翻轉(zhuǎn)，會逐漸映射出一個個與非門、觸發(fā)器、存儲器，以及他們之間的連線，并且時時刻刻考慮怎樣設計才能保證面積最小或者延遲最低。功能做對了還要考慮時序的優(yōu)化，就算你功能設計的再完美，代碼寫的再簡潔，設計的時候沒有考慮時序，一切都是花架子、空擺設。

3分頻器 verilog解析

分頻分為偶分頻和奇分頻。分頻器從某種程度上來講是計數(shù)器有計劃的輸出。1.偶數(shù)倍分頻：偶數(shù)倍分頻應該是大家都比較熟悉的分頻，通過計數(shù)器計數(shù)是完全可以實現(xiàn)的。如進行N倍偶數(shù)分頻，那么可以通過由待分頻的時鐘

ram同步與異步時序

Verilog一例（同步與異步時序） 問題頂層模塊有一個50MHz時鐘輸入（使用testbench實現(xiàn)），一個8位信號輸出。有一個容量為90的8位RAM子模塊，每個時鐘上升沿，RAM根據(jù)8位地址線，

CY7C68013與FPGA接口的Verilog HDL實現(xiàn)

基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路

基于Verilog HDL設計實現(xiàn)的乘法器性能研究

基于Verilog HDL的小波濾波器的設計與實現(xiàn)