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降低噪聲與電磁干擾的PCB設(shè)計(jì)24個(gè)竅門
電子設(shè)備的靈敏度越來(lái)越高，這要求設(shè)備的抗干擾能力也越來(lái)越強(qiáng)，因此PCB設(shè)計(jì)也變得更加困難，如何提高PCB的抗干擾能力成為眾多工程師們關(guān)注的重點(diǎn)問(wèn)題之一。本文將介紹PCB設(shè)計(jì)中降低噪聲與電磁干擾的一些小竅門。
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關(guān)于ADC的噪聲、ENOB及有效分辨率
ADC的一個(gè)重要趨勢(shì)是轉(zhuǎn)向更高的分辨率。這一趨勢(shì)影響著一系列的應(yīng)用，包括工廠自動(dòng)化、溫度檢測(cè)，以及數(shù)據(jù)采集。對(duì)更高分辨率的需求使設(shè)計(jì)者們從傳統(tǒng)的12位SAR(逐次逼近寄存
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不想為開關(guān)電源噪聲買單，你可以這樣辦
凡是做過(guò)開發(fā)工作的人員都有這樣的經(jīng)歷，測(cè)試開關(guān)電源或在實(shí)驗(yàn)中有聽到類似產(chǎn)品打高壓不良的漏電聲響或高壓拉弧的聲音不請(qǐng)自來(lái)：其聲響或大或小，或時(shí)有時(shí)無(wú)；其韻律或深沉
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紋波和噪聲測(cè)試很煩人？解決DC/DC開關(guān)電源測(cè)試只需一招
隨著開關(guān)頻率和開關(guān)速度不斷的提升，在使用開關(guān)型的DC/DC電源的時(shí)候，要特別關(guān)注輸入輸出電源的紋波。但是測(cè)量DC/DC電源的紋波和噪聲沒(méi)有一個(gè)行業(yè)標(biāo)準(zhǔn)。不同廠家的測(cè)試環(huán)境
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如何最大程度地減少電源測(cè)量中的噪聲
在測(cè)量電源軌的紋波時(shí)，必須盡量減小噪聲，因?yàn)榧y波幅度可能很小。示波器探頭是基本的測(cè)量工具，但它們可能引入噪聲與誤差。地線(如與標(biāo)準(zhǔn)示波器探頭連接的那根線)可能增加一些不會(huì)出現(xiàn)在示波器軌跡
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噪聲中的小信號(hào)測(cè)量
增量累加ADC表面上看起來(lái)也許很復(fù)雜，但實(shí)際上它是由一系列簡(jiǎn)單的部件所構(gòu)成的精確數(shù)據(jù)轉(zhuǎn)換器。增量累加ADC由兩個(gè)主要構(gòu)件組成：執(zhí)行模數(shù)轉(zhuǎn)換的增量累加調(diào)制器和數(shù)字低通濾波器/抽取電路。增量累加
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開關(guān)電源之EMI噪聲產(chǎn)生、抑制及濾波的分析
開關(guān)電源作為一種通用電源，以其輕、薄、小和高效率等特點(diǎn)為人們所熟知，是各種電子設(shè)備小型化和低成本化不可缺少的一種電源方式，已成為當(dāng)今的主流電源。隨著電子信息產(chǎn)業(yè)
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用FPGA產(chǎn)生高斯白噪聲序列的一種快速方法
0 引言 短波信道存在多徑時(shí)延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測(cè)試短波通信設(shè)備的性能，通常需要進(jìn)行大量的外場(chǎng)實(shí)驗(yàn)。相比之下，信道模擬器能夠在實(shí)驗(yàn)室環(huán)境下進(jìn)行類似的性能測(cè)試，而且測(cè)試費(fèi)用少
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FPGA上同步開關(guān)噪聲的分析
概述 隨著半導(dǎo)體技術(shù)的快速發(fā)展，近年來(lái)FPGA的器件容量和輸入輸出的管腳數(shù)量都極大的增加了，例如StratixIV器件，最大的一款EP4SE680擁有68.11萬(wàn)個(gè)邏輯單元和1104個(gè)輸入輸出管腳。大量的輸出管腳在同一時(shí)刻翻轉(zhuǎn)會(huì)引起
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傳感器電路的噪聲及其抗干擾技術(shù)研究
盡量消除或抑制電子電路的干擾是電路設(shè)計(jì)和應(yīng)用始終需要解決的問(wèn)題。傳感器電路通常用來(lái)測(cè)量微弱的信號(hào)，具有很高的靈敏度，如果不能解決好各類干擾的影響，將給電路及其測(cè)
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如何避免在DSP系統(tǒng)中出現(xiàn)噪聲和EMI問(wèn)題
在任何高速數(shù)字電路設(shè)計(jì)中，處理噪聲和電磁干擾（EMI）都是一個(gè)必然的挑戰(zhàn)。處理音視頻和通信信號(hào)的數(shù)字信號(hào)處理（DSP）系統(tǒng)特別容易遭受這些干擾，設(shè)計(jì)時(shí)應(yīng)該及早搞清楚潛在的噪聲和干擾源，并及早采取措施將這些干擾降到最小。
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為什么不同示波器的紋波噪聲測(cè)量結(jié)果總是不同
對(duì)于同一個(gè)電源，使用不同的示波器測(cè)量紋波和噪聲值總是有些差異。甚至使用不同的探頭也會(huì)影響測(cè)量結(jié)果。是什么原因呢?
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PCB設(shè)計(jì)：降低噪聲與電磁干擾的24個(gè)竅門
電子設(shè)備的靈敏度越來(lái)越高，這要求設(shè)備的抗干擾能力也越來(lái)越強(qiáng)，因此PCB設(shè)計(jì)也變得更加困難，如何提高PCB的抗干擾能力成為眾多工程師們關(guān)注的重點(diǎn)問(wèn)題之一。本文將介紹PCB設(shè)計(jì)中降低噪聲與電磁干擾的一些小竅門。
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降低開關(guān)穩(wěn)壓器噪聲
開關(guān)模式電源會(huì)產(chǎn)生噪聲。很多應(yīng)用都需要限制該噪聲，從而不影響模擬數(shù)據(jù)完整性，同時(shí)符合某些EMI要求。本文將介紹我們?cè)陂_關(guān)模式電源(SMPS)中發(fā)現(xiàn)的各種類型噪聲、討論不
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反激式電源中的噪聲來(lái)源及修復(fù)
盡管開關(guān)電源的工作頻率遠(yuǎn)超過(guò)人類的聽力范圍，但它們?cè)谔囟ǖ呢?fù)載條件下仍會(huì)產(chǎn)生音頻噪聲。音頻噪聲的可能來(lái)源多種多樣。噪聲可以是設(shè)計(jì)缺陷(如振蕩輸出電壓)導(dǎo)致，或者由
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ADI：針對(duì)電子芯片散熱和噪聲問(wèn)題提出的解決方案
ADI新近推出了IGBT Gate Driver ADuM4135，這個(gè)芯片與當(dāng)前普遍應(yīng)用的Gate Driver相比，有著更短的傳輸延遲，有著更高的CMTI性能，并且還集成了諸多的保護(hù)功能。
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如何降低運(yùn)放電路中的電源噪聲
在這里，我們將噪聲定義為任何在運(yùn)放輸出端的無(wú)用信號(hào)。噪聲可以是隨機(jī)信號(hào)或重復(fù)信號(hào)，內(nèi)部或外部產(chǎn)生，電壓或電流形式，窄帶或?qū)拵?，高頻或低頻。噪聲通常包括器件的固有
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示波器光標(biāo)測(cè)量與自動(dòng)測(cè)量哪個(gè)更準(zhǔn)確？
在使用數(shù)字示波器測(cè)量波形參數(shù)的時(shí)候，我們經(jīng)常會(huì)遇到“光標(biāo)測(cè)量”與“自動(dòng)測(cè)量”結(jié)果不一致的情況，到底該哪一個(gè)比較準(zhǔn)確?本文將為大家解開這個(gè)困擾。
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設(shè)計(jì)抗混疊濾波器的三大指導(dǎo)原則
抗混疊濾波器的設(shè)計(jì)包括一個(gè)過(guò)采樣架構(gòu)和一個(gè)補(bǔ)充數(shù)字抽取濾波器。這個(gè)過(guò)采樣架構(gòu)將那奎斯特頻率放置在遠(yuǎn)離信號(hào)帶寬的位置上，而數(shù)字抽取濾波器衰減大多數(shù)有害的帶外信號(hào)。
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運(yùn)放的軌到軌輸入，你知道多少？
軌到軌運(yùn)放十分流行，特別是在那些低電壓供電的場(chǎng)合。因此，你應(yīng)該了解軌到軌運(yùn)放的工作原理，同時(shí)對(duì)采用軌到軌運(yùn)放的設(shè)計(jì)做一些權(quán)衡。圖1所示是一個(gè)典型的軌到軌輸入級(jí)，
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