今天，我將帶領大家來個縮骨大法，將我們縮小到原子的尺度，來參觀FPGA/ASIC的內(nèi)部風景。新《旅游法》已經(jīng)實施了，本次旅游絕無自費項目和強制消費，請諸位放心。

各位游客，現(xiàn)在我們正沿著PCB數(shù)據(jù)大道，走向芯片大廈----就是大家眼前的巨大的、銀色的大廈。我是本次旅行的導游，敝姓十，大叫可以叫我十導。路途之中，為了大家不感到無聊，本人先給大家略略介紹一下，什么是數(shù)字電路的時鐘。

數(shù)字電路中，時鐘是整個電路最重要、最特殊的信號。

第一：系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進行，這就要求時鐘信號時延差要非常小，否則就可能造成時序邏輯狀態(tài)出錯。

第二：時鐘信號通常是系統(tǒng)中頻率最高的信號。

第三：時鐘信號通常是負載最重的信號， 所以要合理分配負載。

好的，今天的參觀，我們就從芯片的時鐘樹結果開始。由于上面介紹的特點，在芯片這類可編程器件內(nèi)部一般都設有數(shù)量不等的專門用于系統(tǒng)時鐘驅(qū)動的全局時鐘網(wǎng)絡，這種網(wǎng)絡就叫做時鐘樹。

從頂端看下去，可以看到從相同的時鐘管腳開始向下延伸，如同人類的血液系統(tǒng)，芯片中的時鐘信號唄傳遞到各個寄存器。這個時鐘，到達遠端的寄存器，需要經(jīng)過漫長的電路，所以片外的時鐘芯片需要被鎖定和增強，才能夠驅(qū)動這數(shù)以億計的寄存器。不僅如此，為了達到系統(tǒng)同步的目的，所有寄存器的時鐘信號到達時刻允許的差別（時延，用洋文說就是skew）也需要特

別的小。還需要考慮信號的完整性問題。媽媽咪啊，這些看起來似乎很難。套用一句13年春晚里面的臺詞：幸好，我們不必操心這些。

話雖如此，如果你抱著“事不關己，高高掛起”的態(tài)度，亂設計系統(tǒng)的時鐘的話，后端設計工程師絕對會帶著刀子找你拼命的。不要叫別人打你個滿臉桃花開，你才知道花兒為什么這樣紅。“本是同根生，相煎何太急”啊，兄弟。

大伙，隨我來，將會看到四座巨大的雕像。這幾座雕像以后現(xiàn)代解構主義的手法，表現(xiàn)了四種不同的時鐘形式。

第一位是大名鼎鼎（小名嗎不清楚）的全局時鐘（Global Clock）。它是由片上的時鐘管腳引入，經(jīng)過鎖相和放大之后，輸出給寄存器的穩(wěn)定、可靠的信號。這種時鐘的時延被設計的最小，相對時延也最小。

圖1（點擊圖片查看大圖）

第二座是為了紀念數(shù)字邏輯設計里面愚蠢的時鐘：門控時鐘。這種時鐘從一些信號經(jīng)過組合邏輯產(chǎn)生，表面上看著一個字：美。但是，既然設計中連時鐘的同步都做不到，難道組合邏輯的同步就那么簡單嗎？答案是：（做到同步）這個真的沒有。于是，麻煩來了，這個組合邏輯的時鐘，也會上竄下跳的了，整個一個孫猴。試問，這種時鐘誰敢用？哪個藝高人膽大的，來試試？

圖2（點擊圖片查看大圖）

下來，為了體現(xiàn)ＩＱ無下限，我們見到了第三座雕像：多級邏輯時鐘。它不僅僅用了組合邏輯還加入了前級寄存器的輸出。所謂，毛刺也無極限啊。哪個藝高人膽大的，想來試試？

圖3（點擊圖片查看大圖）

最后也是一個“英明”的設計：行波時鐘。如同莫小貝的最愛----糖葫蘆，上級寄存器的輸出作為下級寄存器的時鐘逐次傳下去。理論上，行波時鐘可以非常完美的運行下去。但是，在這里總是有但是的，但是，考慮到這些寄存器時間的時鐘的時延控制的難度，我們不得不說：行波鏈上的時鐘波動會變得極大，最終破壞整體時延要求，使得系統(tǒng)的整體工作時鐘嚴重降低。

圖4（點擊圖片查看大圖）

有詩贊曰：芯片設計萬萬千，抓住時鐘是關鍵。四大金剛長得帥，修得正果唯全局。

有的客人會說了：不是有多時鐘系統(tǒng)嗎？多時鐘是有的，但是或者需要通過同步化，或者不同時鐘系統(tǒng)之間需要某種隔離。這兩個技術，在后面的講座中，都是會遇到的。

下來，我們會進入時延實驗室，免費體驗一下信號的時延。下圖是一個信號有全0變?yōu)槿?的例子，可以看出不同階段的信號變化時機不完全一致。只有后仿真的結果，才是與系統(tǒng)比較契合的。所以，如果只做前仿真，再快的時鐘也是可以的。

圖5（點擊圖片查看大圖）

但是，如果在后仿真階段，時鐘快到了低于系統(tǒng)的處理時延，麻煩就來了。見下圖，如果時鐘上升沿在信號變化的中間，那么輸出信號就不是”1111”而是”1011”。你就攤上事了，攤上大事了。另外，還有一點，信號的位寬越大，那么對應的處理時延和skew也會越大，這點很重要。

圖6（點擊圖片查看大圖）

各位游客，今天的旅行到此就結束了。歡迎下次光臨。