近期，Altera CTO Misha Burich時(shí)隔5個(gè)月再度訪華，帶來(lái)了最新Altera基于20nm的關(guān)鍵消息。

創(chuàng)新的3D集成

和賽靈思不同的是，Altera在28nm時(shí)代并沒(méi)有宣傳3D或者2.5D技術(shù)，因此原本在代工廠上與TSMC合作更長(zhǎng)時(shí)間的Altera并沒(méi)有在創(chuàng)新工藝上占據(jù)先機(jī)。

所以在下一代20nmFPGA上，Altera必須占據(jù)先機(jī)。

Misha Burich表示，“20nm 3D IC工藝可以把不同的die放在同樣的一個(gè)硅晶圓上，實(shí)現(xiàn)異構(gòu)的FPGA，比如在FPGA上加上光模塊，HardCopy ASIC或者其他存儲(chǔ)器等，從而實(shí)現(xiàn)不同類的產(chǎn)品。”

談到兩家3D技術(shù)的區(qū)別時(shí)，Misha強(qiáng)調(diào)：“Altera的異構(gòu)FPGA可以封裝不同種器件，而賽靈思目前的技術(shù)只是為了通過(guò)堆疊小器件實(shí)現(xiàn)更高的良率。另外，在價(jià)格方面賽靈思的堆疊成本會(huì)更高。”

Misha表示，在3D芯片中，散熱是個(gè)特別需要注意的問(wèn)題。“2.5D硅片是鋪開(kāi)的，但對(duì)于3D堆疊來(lái)講，硅片必須非常低的功耗，否則底下硅片的熱量很難流動(dòng)。”

但根據(jù)Misha的解釋，3D芯片只能是對(duì)于相同工藝的硅片，對(duì)于不同工藝來(lái)說(shuō)，只能用2.5D解決方案。問(wèn)：面積會(huì)不會(huì)特別大，因?yàn)槟敲炊喙δ軉卧家性谏厦妗?/p>

Misha預(yù)計(jì)，未來(lái)手機(jī)處理器和FPGA市場(chǎng)是最有可能率先使用3D技術(shù)的市場(chǎng)，因?yàn)檫@兩種應(yīng)用很需要集成存儲(chǔ)器，而存儲(chǔ)器的發(fā)熱水平比處理器低很多，因此散熱問(wèn)題可以更容易的解決。而集成其他處理器或加速度器目前來(lái)看仍然需要解決散熱問(wèn)題。

創(chuàng)新的收發(fā)器與可變精度DSP

“在90納米時(shí)我們嵌入了硬件收發(fā)器，在65納米時(shí)我們嵌入了硬的內(nèi)存控制器及電源控制模塊，在40納米時(shí)我們嵌入了PCIE等協(xié)議，在28納米時(shí)我們嵌入了硬處理器及可變精度DSP，而未來(lái)隨著硬件集成度的提高，我們所有內(nèi)嵌的硬件性能將變得更高。”Misha說(shuō)道，“以28納米FPGA為例，F(xiàn)PGA內(nèi)核面積只占40%，其余部分則都被用于其他內(nèi)嵌硬件模塊。”

在20納米時(shí)代，Altera將提供56Gbps收發(fā)器技術(shù)基礎(chǔ)，背板收發(fā)器速度將提升至28Gbps，芯片至芯片/光模塊則可達(dá)到40Gbps，而可變精度DSP支持5T次浮點(diǎn)運(yùn)算。

Misha表示，下一代收發(fā)器可以提供更好的信號(hào)完整性，抖動(dòng)串?dāng)_等可以降到最低。除了提供滿足CEI標(biāo)準(zhǔn)的下一代收發(fā)器之外，20納米FPGA還將支持DDR4以及HMC新內(nèi)存接口規(guī)范。

而對(duì)于可變精度的DSP模塊來(lái)說(shuō)，20納米的性能比28納米時(shí)提高5倍以上。

除了硬件上的創(chuàng)新，Misha也表示，Altera在軟件工具方面也有了突破，包括DSP Builder的升級(jí)，Qsys系統(tǒng)的搭建，以及基于C語(yǔ)言的完整的FPGA設(shè)計(jì)流程等。