“大部分IC設(shè)計團隊的設(shè)計流程看起來都差不多，但是每家的驗證團隊都不一樣。有人做硬件仿真，有的做調(diào)試(debug)，有人做軟件仿真，有人做軟硬協(xié)同件……。沒有一個共同的模式。”新思科技(Synopsys)公司總裁兼聯(lián)合首席執(zhí)行官陳志寬博士近日告訴《電子產(chǎn)品世界》編輯?！肮烙嬋迥昊蚴旰螅?strong>IC設(shè)計會要有一個統(tǒng)一的驗證平臺?！?/p>

但目前沒有一家EDA公司可以做出這樣的硬件平臺。很多客戶在做硬件仿真之前，要重新做test bench。所以IC設(shè)計行業(yè)需要一個很好的平臺，要很容易地從硬件仿真到軟件仿真、原型機、軟硬件協(xié)同等。Synopsys近兩年有意識地去收購一些工具廠商，目標是打造一個完整驗證平臺。例如收購了硬件加速器公司EVE，和Debug工具廠商SpringSoft(思源)等。

50%-60%的時間花在了驗證

通常，一個芯片從系統(tǒng)的SPICE到生產(chǎn)出來，把它分三個階段，首先是芯片的前端設(shè)計，然后后端的整合含驗證，最后是生產(chǎn)。就像要建一個會展中心一樣，前端的系統(tǒng)設(shè)計是畫藍圖階段，這個藍圖有很多的SPICE方案，這時就需要系統(tǒng)的驗證。接下來是實踐，不管是用硬件語言，或是把硬件語言先放到FPGA里面去，你都需要功能性驗證。最后芯片做完之后回來測試，有性能測試等其它環(huán)節(jié)。

如果以一個標準的SoC芯片來看，從一開始到最后需要24個月，通常6個月花在系統(tǒng)上;接下來，系統(tǒng)到實現(xiàn)可能只要3~4個月;有可能你會有9~12個月花在debug(調(diào)試)，在這個過程中，如果芯片流片回來之后，你再做軟件整合?，F(xiàn)在最大的是兩塊，一塊是驗證，一塊是軟件。

采用了Synopsys的Zebu和Verdi等工具后，畫完藍圖就可以做驗證了，這樣就把軟硬件協(xié)同的時間縮短，是一種新的方法論。這樣，整個24個月有可能縮短6~ 9個月。