如何能夠讓大家更認同你的設計?如何能夠在節(jié)省成本下提高效率、降低功耗?本文中為大家分享了如何考慮這些問題并給出了實踐中的經(jīng)驗。

首先我們來聊一下關于節(jié)省成本的問題，以下幾個實際例子就可以說明我們在選用各項元器件或IC 時候應該考慮的問題。關于拉高/拉低的電阻用多大的阻值?市場最接近的是4.99K(精度1%)，其次是5.1K(精度5%)，其成本分別比精度為20%的4.7K 高4 倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、3.3、4.7、6.8 幾個類別(含10的整數(shù)倍);類似地，20%精度的電容也只有以上幾種值，如果選了其它的值就必須使用更高的精度，成本就翻了幾倍，卻不能帶來任何好處。針對于面板上的指示燈的顏色問題，紅綠黃橙等顏色的不管大小(5MM以下)封裝如何，都已成熟了幾十年，價格一般都在5毛錢以下，而藍色卻是近三四年才發(fā)明的東西，技術成熟度和供貨穩(wěn)定度都較差，價格卻要貴四五倍。目前藍色指示燈只用在不能用其它顏色替代的場合，如顯示視頻信號等。74XX的門電路只幾毛錢，而CPLD至少也得幾十塊，(GAL/PAL 雖然只幾塊錢，但公司不推薦使用)。成本提高了N倍不說，還給生產(chǎn)、文檔等工作增添數(shù)倍的工作。

其實在實際的電路設計過程中，系統(tǒng)要求高的情況下，不一定所有的芯片都要選最快的。因為在一個高速系統(tǒng)中并不是每一部分都工作在高速狀態(tài)，而器件速度每提高一個等級，價格差不多要翻倍，另外還給信號完整性問題帶來極大的負面影響。自動布線必然要占用更大的PCB面積，同時產(chǎn)生比手動布線多好多倍的過孔，在批量很大的產(chǎn)品中，PCB廠家降價所考慮的因素除了商務因素外，就是線寬和過孔數(shù)量，它們分別影響到PCB的成品率和鉆頭的消耗數(shù)量，節(jié)約了供應商的成本，也就給降價找到了理由。CPU的速度和存儲器的空間都是用錢買來的，如果寫代碼時多花幾天時間提高一下程序效率，那么從降低CPU主頻和減少存儲器容量所節(jié)約的成本絕對是劃算的。CPLD/FPGA設計也類似。

然后就是低功耗設計與高系統(tǒng)效率的設計問題，其實低功耗設計是在省電的同時讓器件的壽命變得更長。其降低了電源模塊及散熱系統(tǒng)的成本、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設備溫度的降低，器件壽命則相應延長(半導體器件的工作溫度每提高10度，壽命則縮短一半)。針對于高系統(tǒng)性能來說CACHE的增大，并不一定就導致系統(tǒng)性能的提高，在某些情況下關閉CACHE反而比使用CACHE還快。原因是搬到CACHE中的數(shù)據(jù)必須得到多次重復使用才會提高系統(tǒng)效率。所以在通信系統(tǒng)中一般只打開指CACHE，數(shù)據(jù)CACHE即使打開也只局限在部分存儲空間，如堆棧部分。同時也要求程序設計要兼顧CACHE的容量及塊大小，這涉及到關鍵代碼循環(huán)體的長度及跳轉(zhuǎn)范圍，如果一個循環(huán)剛好比CACHE大那么一點點，又在反復循環(huán)的話，那就慘了。中斷的實時性強，但不一定快。如果中斷任務特別多的話，這個沒退出來，后面又接踵而至，一會兒系統(tǒng)就將崩潰了。如果任務數(shù)量多但很頻繁的話，CPU 的很大精力都用在進出中斷的開銷上，系統(tǒng)效率極為低下，如果改用查詢方式反而可極大提高效率，但查詢有時不能滿足實時性要求，所以最好的辦法是在中斷中查詢，即進一次中斷就把積累的所有任務都處理完再退出。BSP 對存儲器接口設置的默認值都是按最保守的參數(shù)設置的，在實際應用中應結(jié)合總線工作頻率和等待周期等參數(shù)進行合理調(diào)配。有時把頻率降低反而可提高效率，如RAM的存取周期是70ns，總線頻率為40M 時，設3個周期的存取時間，即75ns即可;若總線頻率為50M時，必須設為4個周期，實際存取時間卻放慢到了80ns。對于搬磚頭來說，兩個人應該比一個人的效率高一倍;對于作畫來說，多一個人只能幫倒忙。使用幾個CPU需對業(yè)務有較多的了解后才能確定，盡量減少兩個CPU間協(xié)調(diào)的代價，使1+1盡可能接近2千萬別小于1。

由于仿真模型不可能與實物一模一樣，連不同批次加工的實物都有差別，就更別說模型了。再說實際情況千差萬別，仿真也不可能窮舉所有可能，尤其是串擾。曾經(jīng)有一教訓是某單板只有特定長度的包極易丟包，最后的原因是長度域的值是0xFF，當這個數(shù)據(jù)出現(xiàn)在總線上時，干擾了相鄰的WE信號，導致寫不進RAM。其它數(shù)據(jù)也會對WE產(chǎn)生干擾，但干擾在可接受的范圍內(nèi)，可是當8 位總線同時由0邊1時，附近的信號就招架不住了。結(jié)論是仿真結(jié)果僅供參考，還應留有足夠的余量。