近日，全球第二大晶圓代工廠格芯(GlobalFoundries)宣布，采用12nm FinFET工藝，成功流片了基于ARM架構(gòu)的高性能3D封裝芯片。這意味著格芯亦投身于3D封裝領(lǐng)域，將與英特爾、臺(tái)積電等公司一道競(jìng)爭(zhēng)異構(gòu)計(jì)算時(shí)代的技術(shù)主動(dòng)權(quán)。

放棄7nm 格芯轉(zhuǎn)攻3D封裝

據(jù)報(bào)道，格芯攜手ARM公司驗(yàn)證了3D設(shè)計(jì)測(cè)試(DFT)方法，可以在芯片上集成多種節(jié)點(diǎn)技術(shù)，優(yōu)化邏輯電路、內(nèi)存帶寬和射頻性能，可向用戶提供更多差異化的解決方案。格芯平臺(tái)首席技術(shù)專家John Pellerin表示：“在大數(shù)據(jù)與認(rèn)知計(jì)算時(shí)代，先進(jìn)封裝的作用遠(yuǎn)甚以往。AI的使用與高吞吐量節(jié)能互連的需求，正通過先進(jìn)封裝技術(shù)推動(dòng)加速器的增長(zhǎng)。”

隨著運(yùn)算的復(fù)雜化，異構(gòu)計(jì)算大行其道，更多不同類型的芯片需要被集成在一起，而依靠縮小線寬的辦法已經(jīng)無(wú)法同時(shí)滿足性能、功耗、面積以及信號(hào)傳輸速度等多方面的要求。在此情況下，越來越多的半導(dǎo)體廠商開始把注意力放在系統(tǒng)集成層面，通過封裝技術(shù)尋求解決方案。這使得3D封裝成為當(dāng)前國(guó)際上幾大主流半導(dǎo)體晶圓制造廠商重點(diǎn)發(fā)展的技術(shù)。

雖然格芯在去年宣布放棄繼續(xù)在7nm以及更加先進(jìn)的制造工藝方向的研發(fā)，但這并不意味著其在新技術(shù)上再也無(wú)所作為。此次在3D封裝技術(shù)上的發(fā)力，正是格芯在大趨勢(shì)下所做出的努力，其新開發(fā)的3D封裝解決方案不僅可為IC設(shè)計(jì)公司提供異構(gòu)邏輯和邏輯/內(nèi)存集成途徑，還可以優(yōu)化生產(chǎn)節(jié)點(diǎn)制造，從而實(shí)現(xiàn)更低延遲、更高帶寬和更小特征尺寸。

3D封裝成半導(dǎo)體巨頭發(fā)展重點(diǎn)

同為半導(dǎo)體巨頭的英特爾、臺(tái)積電在3D封裝上投入更早，投入的精力也更大。去年年底，英特爾在其“架構(gòu)日”上首次推出全球第一款3D封裝技術(shù)Foveros，在此后不久召開的CES2019大展上展出了采用Foveros技術(shù)封裝而成的Lakefield芯片。

根據(jù)英特爾的介紹，該項(xiàng)技術(shù)的最大特點(diǎn)是可以在邏輯芯片上垂直堆疊另外一顆邏輯芯片，實(shí)現(xiàn)了真正意義上的3D堆疊。

而在此前召開的SEMICON West大會(huì)上，英特爾再次推出了一項(xiàng)新的封裝技術(shù)Co-EMIB。這是一個(gè)將EMIB和Foveros技術(shù)相結(jié)合的創(chuàng)新應(yīng)用。它能夠讓兩個(gè)或多個(gè)Foveros元件互連，并且基本達(dá)到單芯片的性能水準(zhǔn)。設(shè)計(jì)人員也能夠利用Co-EMIB技術(shù)實(shí)現(xiàn)高帶寬和低功耗的連接模擬器、內(nèi)存和其他模塊。

臺(tái)積電在3D封裝上的投入也很早。業(yè)界有一種說法，正是因?yàn)榕_(tái)積電對(duì)先進(jìn)封裝技術(shù)的重視，才使其在與三星的競(jìng)爭(zhēng)中占得優(yōu)勢(shì)，獲得了蘋果的訂單。無(wú)論這個(gè)說法是否為真，封裝技術(shù)在臺(tái)積電技術(shù)版圖中的重要性已越來越突出。

在2019中國(guó)技術(shù)論壇(TSMC2019 Technology Symposium)上，臺(tái)積電集中展示了從CoWoS、InFO的2.5D封裝到SoIC的3D封裝技術(shù)。CoWoS和InFO采用硅中介層把芯片封裝到硅載片上，并使用硅載片上的高密度走線進(jìn)行互連，從而實(shí)現(xiàn)亞3D級(jí)別的芯片堆疊效果。

SoIC則是臺(tái)積電主推的3D封裝技術(shù)，它通過晶圓對(duì)晶圓(Wafer-on-wafer)的鍵合方式，可以將不同尺寸、制程技術(shù)及材料的小芯片堆疊在一起。相較2.5D封裝方案，SoIC的凸塊密度更高，傳輸速度更快，功耗更低。

對(duì)此，半導(dǎo)體專家莫大康表示，半導(dǎo)體廠商希望基于封裝技術(shù)(而非前道制造工藝)，將不同類型的芯片和小芯片集成在一起，從而接近甚至是達(dá)到系統(tǒng)級(jí)單芯片(SoC)的性能。這在異構(gòu)計(jì)算時(shí)代，面對(duì)多種不同類型的芯片集成需求，是一種非常有效的解決方案。

封裝子系統(tǒng)“IP”或?qū)⒊哨厔?shì)之一

產(chǎn)品功能、成本與上市時(shí)間是半導(dǎo)體公司關(guān)注的最主要因素。隨著需求的不斷增加，如果非要把所有電路都集成在一顆芯片之上，必然導(dǎo)致芯片的面積過大，同時(shí)增加設(shè)計(jì)成本和工藝復(fù)雜度，延長(zhǎng)產(chǎn)品周期，因此會(huì)增大制造工藝復(fù)雜度，也會(huì)讓制造成本越來越高。這也是異構(gòu)計(jì)算時(shí)代，人們面臨的主要挑戰(zhàn)。因此，從技術(shù)趨勢(shì)來看，主流半導(dǎo)體公司依托3D封裝技術(shù)，可以對(duì)復(fù)雜的系統(tǒng)級(jí)芯片加以實(shí)現(xiàn)。

根據(jù)莫大康的介紹，人們還在探索采用多芯片異構(gòu)集成的方式把一顆復(fù)雜的芯片分解成若干個(gè)子系統(tǒng)，其中一些子系統(tǒng)可以實(shí)現(xiàn)標(biāo)準(zhǔn)化，然后就像IP核一樣把它們封裝在一起。這或許成為未來芯片制造的一個(gè)發(fā)展方向。當(dāng)然，這種方式目前并非沒有障礙。

首先是散熱問題。芯片的堆疊會(huì)讓散熱問題變得更加棘手，設(shè)計(jì)人員需要更加精心地考慮系統(tǒng)的結(jié)構(gòu)，以適應(yīng)、調(diào)整各個(gè)熱點(diǎn)。更進(jìn)一步，這將影響到整個(gè)系統(tǒng)的架構(gòu)設(shè)計(jì)，不僅涉及物理架構(gòu)，也有可能會(huì)影響到芯片的設(shè)計(jì)架構(gòu)。

此外，測(cè)試也是一個(gè)挑戰(zhàn)。可以想象在一個(gè)封裝好的芯片組中，即使每一顆小芯片都能正常工作，也很難保證集成在一起的系統(tǒng)級(jí)芯片保持正常。對(duì)其進(jìn)行正確測(cè)試需要花費(fèi)更大功夫，這需要從最初EDA的工具，到仿真、制造以及封裝各個(gè)環(huán)節(jié)的協(xié)同努力。