為了在嵌入式系統(tǒng)設計中實現(xiàn)對SDRAM存儲器的訪問，本文提出了一種基于AMBA-AHB總線規(guī)范的SDRAM控制器設計方案。方案首先簡要介紹了AMBA總線規(guī)范，然后在完成整個存儲控制器的整體框架設計的基礎上給出了SDRAM控制器的實現(xiàn)原理以及詳細的子模塊劃分。整個控制器的設計已用Verilog HDL語言實現(xiàn)并通過了Modelsim仿真和FPGA驗證。仿真結果表明所設計的控制器符合SDRAM內部指令操作，并且滿足了嚴格的時序要求。

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隨著大規(guī)模集成電路和高速、低功耗、高密度存儲技術的發(fā)展，SDRAM動態(tài)存儲器因容量大、速度快、價格低廉等優(yōu)點，現(xiàn)已成為PC內存的主流。然而SDRAM存儲器內部控制邏輯十分復雜，時序要求也非常嚴格，因此需要設計專門的SDRAM 控制器來實現(xiàn)系統(tǒng)對SDRAM的訪問。

存儲控制器是嵌入式微處理器中AMBA-AHB總線與片外存儲設備之間的接口，完成總線主設備（CPU或DMA）與片外存儲設備（SDRAM或SRAM）的數(shù)據(jù)傳輸，其功能與性能決定著嵌入式微處理器所支持的外部存儲器的類型以及外部存儲器的訪問速度，進而決定著整個嵌入式系統(tǒng)的處理速度。AMBA總線規(guī)范成為嵌入了式微處理器內片上總線的標準，設計基于AMBA總線標準，支持嵌入式系統(tǒng)常用存儲器類型的存儲控制器IP具有非常大的現(xiàn)實意義。

1 AMBA 總線簡介

典型的基于AMBA總線的微控制器架構如圖1所示。

它包含一個作為系統(tǒng)骨架的AHB（Advanced High-Performance Bus）或ASB總線，可實現(xiàn)CPU或DMA模塊與片外存儲器之間的大量數(shù)據(jù)通信，以獲得大的帶寬。

另外，在這條高性能總線上還有一個橋接器以連接低帶寬的APB,而在APB上連接著大多數(shù)的系統(tǒng)外設。用戶可以各自獨立設計基于這個規(guī)范的微處理器以及外圍IP,提高了系統(tǒng)的開發(fā)效率及模塊的可重用型[6].

其中，AHB 總線是一種支持多總線主機的高性能總線，用于高性能、高時鐘頻率的系統(tǒng)，它保證了處理器與片外存儲器的有效連接。一個完整的AHB傳輸過程可以分為地址傳輸階段和數(shù)據(jù)傳輸階段，地址傳輸階段傳輸?shù)刂泛涂刂菩盘?，而?shù)據(jù)傳輸階段傳輸?shù)氖亲x寫數(shù)據(jù)和響應信號。AHB 總線支持流水線傳輸，也就是說在前一個數(shù)據(jù)傳輸階段可以同時進行下一個地址傳輸階段，前后不同的傳輸階段可以重疊起來以提高系統(tǒng)的數(shù)據(jù)處理速度。

2 SDRAM 工作原理

SDRAM 是一種高速高容量同步動態(tài)存儲器，相比于SRAM 等靜態(tài)存儲器具有容量大、速度快、價格低廉等優(yōu)點，成為圖像處理中常用的數(shù)據(jù)存儲器。但因SDRAM存儲結構的特殊性，需要對SDRAM不斷進行預充電、刷新等操作以保持數(shù)據(jù)不丟失。SDRAM 內部的操作是通過總線命令實現(xiàn)的，命令由RASN、CASN 和WEN信號聯(lián)合產(chǎn)生，如表1所示（H表示高電平，L表示低電平）。

SDRAM上電后必須按一種確定的方式初始化。在上電穩(wěn)定后100 μs時間內存儲器不接受除NOP以外的任何命令。當100 μs過后，通過控制器向SDRAM所有bank 發(fā)出預充電（Precharge）命令[8],使SDRAM 所有bank進入待機狀態(tài)。之后，要對SDRAM 連續(xù)執(zhí)行兩個自動刷新操作，使SDRAM 芯片內部的刷新及計數(shù)器進入正常運行狀態(tài)。兩個刷新周期完畢之后，開始對SDRAM 的模式寄存器（Mode Register）進行操作，模式寄存器用來決定SDRAM將以何種工作模式工作。整個初始化過程如圖2所示。

3 SDRAM 控制器與AMBA-AHB 總線的關系

本設計基于AMBA-AHB總線的slave模塊，SDRAM控制器處在片內AHB 總線與片外存儲設備之間，作為一個從機掛在AHB總線上。它一邊需要通過AHB總線接口模塊與AHB總線通信，因此必須符合AHB總線標準；另一邊又需要給外部存儲設備提供控制信號，以實現(xiàn)對外部存儲設備的讀寫操作。控制器接收來自總線主設備的符合AMBA-AHB 總線規(guī)范的數(shù)據(jù)傳輸請求，產(chǎn)生正確的讀寫控制信號給SDRAM 存儲器，以完成總線的數(shù)據(jù)傳輸請求。

AMBA 2.0總線為嵌入式微控制器定義了一套片上總線標準，因此本設計是獨立設計的基于該規(guī)范的外圍IP.

4 SDRAM 控制器系統(tǒng)設計架構

SDRAM 控制器與AHB 總線接口在整個系統(tǒng)中的連接關系如圖3所示。

4.1 AHB-slave總線接口電路

AHB-slave總線接口電路用來實現(xiàn)SDRAM 控制邏輯與AHB-master之間的信號傳輸。

按照AMBA 總線規(guī)范要求，AHB 總線從設備（slave）在總線時鐘上升沿，HREADY信號（由從設備發(fā)出）為高的情況下，必須鎖存來自AHB總線的總線控制信號、數(shù)據(jù)信號、地址信號等，以供內部譯碼模塊以及其他各模塊使用。

4.2 總線地址譯碼

AHB 總線可以掛多個從設備，如圖3 所示的從機A,從機B.因此在一次讀寫操作中，需要對來自總線的讀寫地址進行譯碼，以判斷總線是對哪個從設備進行訪問，并產(chǎn)生相應的內部片選信號。

4.3 SDRAM控制器

SDRAM 控制器由5個模塊組成：SDRAM 控制器模塊、控制接口模塊、命令解析模塊、地址數(shù)據(jù)復用總線模塊和數(shù)據(jù)通路模塊。SDRAM 控制器模塊是頂層模塊，通過例化其他4個子模塊將其連成一個整體。

4.3.1 控制接口模塊

控制接口模塊對來自AHB 總線信號和SDRAM 控制寄存器的信號解碼并寄存，傳送已經(jīng)解碼的NOP、WRITEA、READA、REFRESH、PRECHARGE 和LOAD_MODE命令和ADDR給命令解析模塊。

控制接口模塊還含有一個用于給命令解析模塊產(chǎn)生周期刷新命令的刷新電路，用于給命令模塊發(fā)送刷新請求。收到命令模塊的刷新請求后，減法計數(shù)器重新裝入數(shù)值，重復以上過程。

本設計所使用的MT48LC16M4A2 型號SDRAM 存儲器具有每64 ms刷新4 096次的要求，因此由64 ms/4 096=15.625 09 μs知，器件必須至少每15.625 09 μs刷新一次。假如存儲器和SDRAM控制器工作在100 MHz的時鐘周期下，那么刷新間隔周期的最大數(shù)值是15.625 μs/0.01 μs=1 562 d.

4.3.2 命令解析模塊

命令解析模塊接收控制接口模塊輸出的已經(jīng)解碼的命令和周期性輸出的刷新請求，產(chǎn)生合適的命令給SDRAM器件。從刷新控制邏輯電路發(fā)出的刷新請求比主機接口的命令的優(yōu)先級別高，因此模塊還含有一個簡易的仲裁電路，用于仲裁主機的命令和刷新控制邏輯所產(chǎn)生的刷新請求。

在仲裁電路已經(jīng)接受主機命令后，命令被送到模塊的命令發(fā)生器部分，命令模塊使用3個移位寄存器來產(chǎn)生命令之間的時序，一個移位寄存器用于控制ACT 命令；第二個用于控制讀或寫命令發(fā)出的時間；第三個用于對命令的持續(xù)時間定時，這樣仲裁其就可以判斷最近請求的操作是否已經(jīng)完成。

命令解析模塊所產(chǎn)生的輸出信號OE用于控制數(shù)據(jù)通路模塊的輸入數(shù)據(jù)通路的三態(tài)緩沖。

4.3.3 地址數(shù)據(jù)復用總線模塊

該模塊實現(xiàn)SDRAM的地址復用，地址的行部分在ACT（RAS）命令時復用到SDRAM輸出的A[11:0],地址的列部分在讀（CAS）或寫命令時復用到SDRAM地址線上。

4.3.4 數(shù)據(jù)通路模塊

數(shù)據(jù)通路模塊提供了SDRAM和主機之間的數(shù)據(jù)接口，負責SDRAM控制器與外部SDRAM存儲器之間的數(shù)據(jù)交換，具體說就是在對SDRAM寫操作時將來自AHB總線的數(shù)據(jù)放到外部數(shù)據(jù)線上，在對SDRAM讀操作時，將來自SDRAM的數(shù)據(jù)正確送到AHB總線上。

5 設計實現(xiàn)與仿真結果

本文使用Micron 公司提供的型號為MT48LC16M4A2 的Verilog 仿真模型進行仿真驗證，證明了設計的正確性。仿真結果如圖4,圖5所示，圖4是SDRAM寫操作的仿真時序圖，即將AHB總線控制操作轉化成SDRAM 寫操作指令；圖5 表示的是將寫入SDRAM的數(shù)據(jù)連續(xù)讀出的仿真時序。

6 結語

本方案設計了一個基于AMBA-AHB 總線的SDRAM控制器，將AMBA-AHB 總線的控制操作轉化成了符合SDRAM 操作規(guī)范的控制指令，最后的仿真波形證實了該設計的正確性。（作者：韓良，劉衛(wèi)東）