2 AD9958及參數(shù)設(shè)置
    AD9958是Analog Devices公司生產(chǎn)的一款高性能、動(dòng)態(tài)特性優(yōu)異、可雙路輸出的DDS器件，每路可單獨(dú)控制頻率，相位/幅度。內(nèi)部集成了10 bit的輸出幅度控制，內(nèi)部工作頻率高達(dá)500 MHz，使其可產(chǎn)生最高頻率為250 MHz的雙路信號(hào)。其內(nèi)部有許多用于控制輸出信號(hào)參數(shù)的控制寄存器，具有32位頻率調(diào)整分辨率、14位相位失調(diào)分辨率、lO位輸出幅度可縮放分辨率，有增強(qiáng)數(shù)據(jù)吞吐率的串行SPI口?？晒ぷ饔诙喾N模式，支持器件手冊(cè)中介紹的單頻信號(hào)模式(single-tone)、調(diào)制模式(moolulation mode)、線性掃頻模式(1inearsweep)以及混合信號(hào)模式。
    對(duì)于單頻信號(hào)模式，其復(fù)數(shù)表達(dá)式為：

   
式中，A為信號(hào)幅度，ψ為信號(hào)初始相位，f0為信號(hào)頻率。
    采用這3個(gè)參數(shù)完全描述單頻信號(hào)。雙通道AD9958與這3個(gè)參數(shù)有關(guān)的寄存器分別為信道頻率控制字(CTW0)、信道相位補(bǔ)償字(CPW0)、幅度控制字(ACR)3個(gè)寄存器以及通道控制寄存器(CSR)，可產(chǎn)生雙通道正交信號(hào)，控制如下：

    AD9958中需要設(shè)置初始頻率、終止頻率、調(diào)頻斜率K確定一個(gè)線性調(diào)頻信號(hào)。其中，起始頻率和終止頻率分別置于頻率控制字寄存器CTW0和CTWl，在線性調(diào)頻信號(hào)中，最主要的設(shè)置就是其調(diào)頻斜率以及掃頻方向，在線性掃頻模式
中，頻率累加器使輸出頻率從一個(gè)可編程低頻梯變成可編程高頻；或從一個(gè)可編程高頻梯變成可編程低頻。低頻存入profile O，高頻存人profile l。此時(shí)AD9958專門根據(jù)掃頻方向(正／負(fù))分別提供了上升步進(jìn)頻率控制字寄存器(RDW)和上升掃頻時(shí)間控制字寄存器(RSRR)，以及與其對(duì)應(yīng)的下降步進(jìn)頻率控制字寄存器(FDW)和下降掃頻時(shí)間控制字寄存器(FSRR)，其掃頻方向通過(guò)P1，P2腳單獨(dú)控制，P1控制通道O，P2控制通道1，高電平表示掃頻方向?yàn)檎?，低電平表示掃頻方向?yàn)樨?fù)。給出掃頻方向表示為正的線性調(diào)頻脈沖信號(hào)相關(guān)公式為：

   
式中，SYNC_CLK為系統(tǒng)時(shí)鐘的4分頻。
    對(duì)于相位編碼脈沖信號(hào)，在此不給出其數(shù)學(xué)表達(dá)式，只需理解其主要是對(duì)相位的選擇(0相位或180相位)即可，后邊將給出編碼方式為巴克碼和最長(zhǎng)線性移位碼的脈沖調(diào)制信號(hào)，對(duì)于AD9958，用P0一P3引腳電平控制相位選擇，高電平輸出相位π，低電平輸出相位0。

3 系統(tǒng)硬件設(shè)計(jì)
    AD9958產(chǎn)生的雷達(dá)信號(hào)源其原理框圖如圖1所示。系統(tǒng)主要指標(biāo)參數(shù)是：脈寬為5～250μs，脈沖重復(fù)周期為0．5～10 ms，帶寬為1～10 MHz，可產(chǎn)生簡(jiǎn)單脈沖、線性調(diào)頻以及相位編碼調(diào)制中頻雷達(dá)信號(hào)。其中對(duì)于線性調(diào)頻信號(hào)調(diào)頻斜率正負(fù)可選；對(duì)于相位編碼，編碼形式可選。

3．1 器件選型
    DSP作為該系統(tǒng)的核心，采用ADI公司BLACKFIN系列的32位定點(diǎn)處理器ADSP—BF531，其最高系統(tǒng)時(shí)鐘頻率為400 MHz，BF531具有外圍SPI接口和較多的可編程I／0引腳，對(duì)DDS控制有利。
    FPGA部分可根據(jù)實(shí)際需要綜合考慮性價(jià)比，系統(tǒng)選用Altera公司CycloneII系列的EP2C8。系統(tǒng)工作時(shí)，DSP，F(xiàn)PGA與AD9958 3者關(guān)系為：通信參數(shù)由前端LCD顯示模塊控制，通過(guò)UART送至DSP以決定系統(tǒng)產(chǎn)生波形的類型及參數(shù)。DSP中將通信參數(shù)解析計(jì)算為DDS所需的各種控制字，并通過(guò)DSP的SPI接口打入DDS內(nèi)部寄存器。FPGA作為整個(gè)系統(tǒng)的時(shí)序控制器為DSP、DDS提供參考時(shí)鐘，并接收DSP通過(guò)并行總線發(fā)送的時(shí)序控制參數(shù)，以及可編程端口(GPIO)發(fā)送的波形類控制信號(hào)，根據(jù)其中的時(shí)序控制參數(shù)(包括脈沖重復(fù)周期值和脈沖寬度值)產(chǎn)生DSP中斷信號(hào)，以中斷DSP。DSP在中斷服務(wù)子程序中進(jìn)行頻率字的計(jì)算和發(fā)送。下面介紹FPGA作為整個(gè)系統(tǒng)的時(shí)序控制器時(shí)，如何產(chǎn)生各種時(shí)序控制信號(hào)。[!--empirenews.page--]
3．2 時(shí)序產(chǎn)生器
3．2．1 DDS參考時(shí)鐘
    AD9958支持多種時(shí)鐘配置方式用以實(shí)現(xiàn)AD9958的系統(tǒng)時(shí)鐘。通過(guò)設(shè)置AD9958的CLK_MODE_SEL管腳，可將時(shí)鐘設(shè)置為晶振輸入或參考時(shí)鐘輸入，并且支持單端或差分的時(shí)鐘方式。這里將其配置為參考時(shí)鐘單端輸入模式，直接通過(guò)FPGA輸入20 MHz時(shí)鐘信號(hào)，并通過(guò)AD9958鎖相環(huán)電路倍頻產(chǎn)生AD9958系統(tǒng)時(shí)鐘400 MHz，倍頻系數(shù)通過(guò)FRl寄存器的FRl<22：18>位設(shè)置。設(shè)FRl<22：18>這5位換算的十進(jìn)制值為M，表1給出CLK_MODE_SEL引腳、M與時(shí)鐘的關(guān)系。
3．2．2 時(shí)序控制信號(hào)
    DDS的時(shí)序控制信號(hào)由FPGA完成，包括DDS的IO_Updata、PS0一PS3等信號(hào)。FPGA接受ADSP-BF531的時(shí)序控制參數(shù)，經(jīng)過(guò)分頻產(chǎn)生相應(yīng)的定時(shí)信號(hào)。即產(chǎn)生相應(yīng)波形下的更新信號(hào)(IO_Updata)、PSO~PS3信號(hào)等，實(shí)現(xiàn)波形時(shí)序控制。
    雷達(dá)脈沖信號(hào)產(chǎn)生的時(shí)序關(guān)系如圖2所示。根據(jù)雷達(dá)脈沖波形參數(shù)，F(xiàn)PGA產(chǎn)生同步信號(hào)及更新信號(hào)。其中，將脈沖寬度(PW)，脈沖重復(fù)周期(PRI)作為時(shí)序控制信號(hào)。

    根據(jù)圖2的時(shí)序關(guān)系，時(shí)序產(chǎn)生器實(shí)際上是一個(gè)可編程的計(jì)數(shù)分頻比較單元，在DDS控制處理器的控制下，產(chǎn)生所需的各種控制信號(hào)。時(shí)序產(chǎn)生器的邏輯原理如圖3所示。

    時(shí)序產(chǎn)生器中的可編程PRI計(jì)數(shù)器，根據(jù)控制器預(yù)置的PRI值，產(chǎn)生PRI周期控制信號(hào)。同時(shí)該計(jì)數(shù)器的值與可編程比較器的值進(jìn)行相同比較，比較器輸出用于產(chǎn)生ioupdata脈沖。在相位編碼模式下，利用子碼產(chǎn)生器產(chǎn)生相位選擇
(p_contr01)脈沖；在線性調(diào)頻模式下，利用方向控制器產(chǎn)生(1pm_contro1)控制線性調(diào)頻方向。時(shí)序產(chǎn)生器產(chǎn)生幀同步信號(hào)、視頻脈沖信號(hào)和IO_Updata脈沖，用于控制DDS產(chǎn)生時(shí)序的中頻脈沖信號(hào)。[!--empirenews.page--]
3．3 時(shí)序仿真
    時(shí)序控制在QuartusII7．2軟件下完成，其一個(gè)周期內(nèi)的時(shí)序仿真如圖4所示，將10 MHz的dspclk用作脈沖計(jì)數(shù)時(shí)鐘，由于計(jì)數(shù)時(shí)鐘為0．1μs，則計(jì)數(shù)2 000次相當(dāng)于200μs。所以設(shè)置pridata與pwdata為預(yù)置的脈沖重復(fù)周期與脈沖寬度值的10倍，則計(jì)數(shù)后正好是脈沖重復(fù)周期和脈沖寬度值。radar_pulse為雷達(dá)脈沖，interruptl為引前幀同步，作為DSP中斷1，用于DSP中設(shè)置脈內(nèi)參數(shù)；interrupt2作為DSP中斷2，用于設(shè)置脈外參數(shù)；IOUPDATA為DDS更新信號(hào)。在線性調(diào)頻方式下，R_pcontrol觸發(fā)DDS產(chǎn)生掃頻方向?yàn)檎木€性調(diào)頻信號(hào)；L_pcontrol觸發(fā)DDS產(chǎn)生掃頻方向?yàn)樨?fù)的線性掃頻信號(hào)。在相位編碼方式中，以m15序列碼作為相位控制為例，p_control為相位選擇脈沖，產(chǎn)生m15序列碼11l 101 01100l 000。由圖4的仿真結(jié)果可知，其產(chǎn)生的時(shí)序與圖2要求的時(shí)序相同，從而驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性。

3．4 實(shí)驗(yàn)結(jié)果
    此系統(tǒng)可方便產(chǎn)生參數(shù)可調(diào)的常規(guī)脈沖、線性調(diào)頻、相位編碼脈沖信號(hào)，在示波器下觀察得出，利用AD9958設(shè)計(jì)產(chǎn)生的信號(hào)波形精度高。圖5(a)為示波器觀察的脈沖同步信號(hào)和常規(guī)脈沖信號(hào)，圖5(b)為信號(hào)局部放大圖。由圖5(a)可看出：u0的脈沖信號(hào)為20μs；由圖5(b)可看出：中頻頻率f0=30MHz，脈沖重復(fù)周期為1000μs，脈沖寬度為20μs。

4 結(jié)語(yǔ)
    在介紹DDS芯片AD9958基礎(chǔ)上，介紹了雷達(dá)頻率合成器中頻產(chǎn)生模塊，并仿真了其中的FPGA時(shí)序控制模塊。該雷達(dá)模擬器可靈活配置信號(hào)種類、脈寬和重復(fù)周期的多種參數(shù)，其穩(wěn)定度高，精度高，分辨率高，且可實(shí)現(xiàn)雙路正交輸出。