LVDS接口又稱RS-644總線接口，是20世紀90年代出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術。LVDS是一種小振幅差分信號技術，使用非常低的幅度信號(約350 mV)，它通過一對差分PCB走線或平衡電纜來傳輸數(shù)據(jù)。其單個信道傳輸速率可達到每秒數(shù)百兆比特。其特有的低振幅及恒流源驅(qū)動方式只產(chǎn)生極低的噪聲，且其功耗非常小。其傳輸介質(zhì)可以是銅質(zhì)的PCB連線，也可以是平衡電纜。

LVDS技術和其它接口相比。有著很大的優(yōu)勢，主要表現(xiàn)在下面幾個方面：

(1)高速率

由于LVDS邏輯狀態(tài)間的電壓變化僅為300mV，因而能非?？斓馗淖儬顟B(tài)，從而實現(xiàn)高速率。

(2)低功耗

隨著工作頻率的增加，LVDS的電源電流仍保持平坦，而CMOS和TTL技術的電源電流則會隨頻率增加而指數(shù)上升，這得益于使用恒流線路驅(qū)動器。LVDS的電流源可把輸出電流限制到約3.5mA，同時也能限制跳變期間產(chǎn)生的任何尖峰電流。這樣，在得到高達1.5 Gbps的高數(shù)據(jù)率的同時卻不明顯增加功耗。恒流驅(qū)動輸出還能容忍傳輸線的短路或接地而不會產(chǎn)生熱問題。由于LVDS降低了終端電阻壓降，因此也降低了電路的總功耗。

(3)噪聲性能好

LVDS產(chǎn)生的電磁干擾很低，這是因為采用了低電壓擺幅、低邊沿速率、奇模式差分信號、恒流驅(qū)動器的原因。其Icc尖峰只產(chǎn)生很低的輻射。通過減小電壓擺幅和電流能量，LVDS可把場強減到了最小;其差分驅(qū)動器還引入了奇模式傳輸，即等量方向相反的電流分別在傳輸線上傳輸。以形成電流環(huán)路。從而使電流回路產(chǎn)生最低的電磁干擾;在差分信號的傳輸中，由于差分接收器只響應正負輸入之差，因此當噪聲同時出現(xiàn)在兩個輸入中時，其差分信號的幅度并不受影響。

(4)具有故障安全(fail-safe)特性

由于恒流式驅(qū)動不會對系統(tǒng)造成任何損害，所以，LVDS驅(qū)動器可以帶電插拔。LVDS的另一特點是接收器的故障保護功能，LVDS接收器在內(nèi)部提供了可靠性線路。故可保證在接收器輸入懸空、短路以及接收器輸入處于驅(qū)動器三態(tài)輸出或驅(qū)動器供電終止等情況下的可靠輸出(約定為“1”)，從而防止輸出產(chǎn)生振蕩。

(5)集成能力強

由于可在標準的CMOS工藝中實現(xiàn)高速LVDS，故采用LVDS模擬電路集成復雜的數(shù)字功能是非常有利的。

基于LVDS技術的眾多優(yōu)點。面向LVDS的電路模塊越來越多。本文的LVDS串行器/解串器MAX9205/MAX9206就是其中最典型的一對器件。

2 、MAX9205和MAX9206概述

MAX9205和MAX9206是美信公司推出的一組差分信號芯片組。其中MAX9205可將1O位并行COM數(shù)據(jù)或TTL數(shù)據(jù)轉(zhuǎn)換成具有內(nèi)嵌時鐘的高速串行數(shù)據(jù)流;MAX9206則是可接收該串行數(shù)據(jù)流并將它們轉(zhuǎn)換為并行數(shù)據(jù)的解串器。同時又可以重建并行時鐘。該器件組進行數(shù)據(jù)轉(zhuǎn)換采用的是內(nèi)嵌時鐘，這樣就可有效的解決由于時鐘與數(shù)據(jù)的不嚴格同步而制約高速傳輸?shù)钠款i問題。MAX9205/MAX9206的內(nèi)部結(jié)構及應用方法如圖1所示。

2.1 MAX9205和MAX9206的工作原理

MAX9205 LVDS串行器和MAX9206 LVDS解串器能夠通過差分特性阻抗為100 Ω的串行點對點鏈路來傳輸高速數(shù)據(jù)。MAX9205和MAX9206的并行時鐘頻率范圍為16～40 MHz。在數(shù)據(jù)轉(zhuǎn)換的時候，串行器元件內(nèi)部將自動加上兩個數(shù)據(jù)位，即在并行送入的10位數(shù)據(jù)中加上一個起始位(1)和一個終止位(0)，這樣，串行器輸出就形成了一個12位的串行數(shù)據(jù)流，而解串器在接收數(shù)據(jù)的同時，則根據(jù)接收數(shù)據(jù)終止位和起始位之間的上升沿來恢復并行時鐘頻率。

2.2 MAX9205/MAX9206的工作模式

MAX9205和MAX9206具有初始化、同步模式、數(shù)據(jù)傳輸模式和節(jié)電模式這四種工作狀態(tài).現(xiàn)分別介紹如下：

(1)初始化

上電后，各個管腳的輸出為高阻狀態(tài).之后啟動鎖相環(huán)工作并跟隨本地時鐘，一旦鎖存時鐘信號后，就可以準備發(fā)送數(shù)據(jù)信號。

(2)同步模式

MAX9205具有兩個同步模式選擇位SYNC1和SYNC2，初始化之后就可以根據(jù)這兩位的狀態(tài)來決定芯片是進行同步模式還是數(shù)據(jù)傳輸模式。當兩者之中有一個管腳持續(xù)6個周期的高狀態(tài)后.芯片就會傳輸1024個周期的同步信號。同步信號是由6個連續(xù)的0和6個連續(xù)的1組成的串行數(shù)據(jù)流。

(3)數(shù)據(jù)傳輸模式

初始化完成后，若同步管腳都為0。則進行數(shù)據(jù)傳輸。此時串行器用TCLK端選通輸入數(shù)據(jù)并存入10位輸入鎖存器。發(fā)送時從中取出數(shù)據(jù)，再加上作為內(nèi)嵌時鐘的起始位(1)和終止位(0)各一位，將總共12位數(shù)據(jù)順序發(fā)送至串行差分端口，然后由解串器將接收到的串行數(shù)據(jù)轉(zhuǎn)換為10位并行數(shù)據(jù)并存入輸出鎖存器，同時從內(nèi)嵌時鐘中恢復并重建并行時鐘，并以此時鐘來選通輸出鎖存器及輸出數(shù)據(jù)。

(4)節(jié)電模式

串行器和解串器均可以工作在節(jié)電模式。當沒有數(shù)據(jù)傳輸時，可以通過設置管腳pwden將芯片置于節(jié)電模式。這時鎖相環(huán)停止工作，輸出為三態(tài)，電流也降低到幾個毫安。

3 、遠端高速數(shù)據(jù)傳輸系統(tǒng)的實現(xiàn)

在高速遠端數(shù)據(jù)傳輸中，信號的傳輸質(zhì)量是整個系統(tǒng)功效的一個測試標準，由于高頻率信號的變換較快，加上外部噪聲和傳輸線路的衰減以及器件本身的限制等影響，高速數(shù)據(jù)系統(tǒng)的設計一直是工程上的一個難題。綜合考慮這些因素，本系統(tǒng)采用串行器/解串器的方法來進行數(shù)據(jù)的傳輸設計。