摘要：介紹了DDS技術(shù)，并且設(shè)計出一種基于DDS芯片的快跳頻率合成器，它具有工作頻率高、頻率切換速度快、相位噪聲低等特點，有較高的實用價值。
關(guān)鍵詞：直接數(shù)字合成；AD9912；頻率合成器

    隨著高速大規(guī)模集成電路和微電子技術(shù)的發(fā)展，近年出現(xiàn)了新的頻率合成方法——直接數(shù)字式頻率合成(DDS)。本文主要采用DDS芯片
AD9912設(shè)計出一種L波段快跳頻率合成器。具有工作頻率高、頻率切換速度快和相位噪聲低等特點。

1 系統(tǒng)設(shè)計
1．1 DDS工作原理
    DDS主要包括相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器、低通濾波器、和參考時鐘五部分。在參考時鐘的控制下，相位累加器對頻率控制字K進行線形累加，得到相位碼φ(n)對波形存儲器進行尋址，使之輸出相應(yīng)的幅度碼，經(jīng)高速D／A轉(zhuǎn)換器得到相對應(yīng)的階悌波，最后經(jīng)低通濾波器得到連所需頻率的續(xù)變化的波形。DDS工作原理框圖如圖1所示。

1．2 DDS性能特點
    由于DDS采用不同于傳統(tǒng)頻率合成方法的全數(shù)字結(jié)構(gòu)，和傳統(tǒng)頻率合成技術(shù)相比具有以下優(yōu)點。
    (1)極短的頻率轉(zhuǎn)換時間，可達納秒量級。
    DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)。其頻率轉(zhuǎn)換時間主要由頻率控制字改變時間和各器件頻率響應(yīng)時間所決定，時鐘頻率越高，頻率控制字改變時間越短。
    (2)頻率分辨率高，可達微赫茲量級。DDS輸出頻率的分辨率和頻點數(shù)隨相位累加器的位數(shù)的增長而呈指數(shù)增長，分辨率高達μHz。
    (3)DDS相位連續(xù)。DDS在改變頻率時只需改變頻率控制字(即累加器累加步長)，而不需改變原有的累加值，故改變頻率時相位是連續(xù)的。
    (4)相位噪聲小。DDS的相位噪聲主要取決于參考源的相位噪聲。
    (5)其他優(yōu)點。DDS中幾乎所有部件都屬于數(shù)字電路，易于集成、功耗低、體積小、重最輕、可靠性高，易于程控，使用靈活。
    但DDS也存在一些局限性，主要表現(xiàn)在：
    (1)直接輸出頻帶范圍有限。
    (2)雜散抑制差。

2 頻率合成方案的選擇與性能分析
    需要設(shè)計的L波段跳頻頻率合成器是應(yīng)用于通信系統(tǒng)中的跳頻源，它為通信系統(tǒng)提供了其需要的不斷變化的頻率。這種按照某一特定方式不斷跳變的頻率，使通信系統(tǒng)具有較強的抗干擾性為了適應(yīng)信號傳輸并有效地抑制干擾，要求工作頻帶較寬、跳頻速度較高、工作頻點較多。目前基于DDS技術(shù)的方案主要有以下幾種：
2．1 DDS+PLL頻率合成的方案
    DDS具有極高的分辨率，極快的頻率轉(zhuǎn)換速度，但輸出頻率不是很高。因此現(xiàn)在人們往往把DDS與PLL組合在一起應(yīng)用，既利用DDS極高的頻率分辨率來改善頻率的步進間隔，也利用PLL進行倍頻輸出高頻率。方案原理框圖如圖2所示。

    其中PLL做鎖相倍頻，用DDS作參考頻率，通過采用高的鑒相頻率來提高PLL的轉(zhuǎn)換速度，同時PLL的帶通性能可以很好的抑制DDS輸出中的部分雜散。這種方案兼顧了DDS和PLL的優(yōu)點，當(dāng)環(huán)路鎖定時，頻率合成器的輸出頻率和頻率分辨率分別是：
   
    其中M為鎖相環(huán)的分頻比，K為DDS的頻率控制字。
    該方案的優(yōu)點是高分辨率、寬頻帶、電路結(jié)構(gòu)簡單、成本低、易于控制。但由于PLL是倍頻式的，因此落在環(huán)路帶寬內(nèi)的DDS輸出的相噪和雜散將倍增20logNdB(一般取N<10)，而且該系統(tǒng)的頻率轉(zhuǎn)換時間是由PLL決定的，也就是由環(huán)路濾波器的帶寬決定。所以采用此方案時，要獲得優(yōu)良的相位噪聲性能，環(huán)路帶寬要窄；要獲得較快的頻率轉(zhuǎn)換速度，環(huán)路帶寬要足夠?qū)?，兩者相互矛盾。此外，由于PLL本身固有的延時特性，整個系統(tǒng)的頻率轉(zhuǎn)換速度受到限制，最快只能到μs量級。
2．2 DDS+倍頻頻率合成方案
    DDS具有超高速輸出頻率，切換極快以及頻率合成器體積小的優(yōu)勢，同時又具有合成頻率低的弱點。這樣，采用DDS+倍頻相結(jié)合方式，利用倍頻器代替常用的PLL，克服了DDS+PLL頻率合成器的頻率轉(zhuǎn)換時間較長的缺點。DDS作為頻率合成器的核心部分，產(chǎn)生足夠多的離散頻點，然后用倍頻鏈提高DDS的輸出頻率，同時拓展了DDS輸出帶寬最終滿足系統(tǒng)要求。DDS+倍頻頻率合成方案原理框圖如圖3所示。

    該方案可以輸出較多的頻點、獲得較高的頻率轉(zhuǎn)換時間、擁有較寬的輸出頻帶以及比較容易實現(xiàn)。但是由于是DDS直接倍頻產(chǎn)生的，因此近端雜散較差，而且倍頻器也會產(chǎn)生更多的非線性失真和雜散，所以在方案中合理選擇DDS輸出頻段，利用帶通濾波器或帶通濾波器組有效抑制DDS輸出雜散，合理分配倍頻器鏈的倍頻次數(shù)，可以在保證頻率合成器輸出頻率高速切換的同時達到輸出頻譜純度的要求。選擇合適的DDS輸出頻率，可以使DDS本身輸出信號雜散最小。足夠多的濾波器可以達到滿意的頻譜純度。合理的倍頻次數(shù)可以降低對濾波器的設(shè)計要求，將有利于減小輸出信號雜散。
2．3 DDS陣列頻率合成方案
    雜散抑制是DDS系統(tǒng)設(shè)計考慮的主要問題，當(dāng)DDS輸出頻帶越窄，各種雜散混入其中的幾率一般就越小，雜散性能通常就越好。當(dāng)輸出帶寬較寬時，如果采用兩路或多路DDS并行輸出，每一路輸出一段頻率，然后分別濾波，再通過合成開關(guān)輸出，從而使寬帶頻率變成窄帶頻率。這樣可以獲得高速高純度的寬帶頻率輸出。DDS陣列方法原理框圖如圖4所示。

    DDS陣列方法主要缺點是輸出頻率低，而且由于每路帶通濾波器的不理想性會使每路DDS間干擾比較嚴重。
    本文主要是利用DDS技術(shù)設(shè)計出一個L波段的跳頻頻率合成器，要求輸出頻率范圍、跳頻速度、步進、相位噪聲達到一定的技術(shù)指標(biāo)。經(jīng)過分析，通過以上幾種方法的比較，考慮到在實際設(shè)計中對頻率轉(zhuǎn)換時間有非常嚴格(幾個us)的設(shè)計要求，因而使用了DDS+倍頻鏈的組合方案來解決這些問題。這種方案能使設(shè)計中最主要的指標(biāo)—&mdash;頻率轉(zhuǎn)換時間得到保證。
    系統(tǒng)性能分析：
    (1)若時鐘頻率為fc，則DDS輸出頻率fo=(K×fc)／2N，N倍頻后系統(tǒng)輸出頻率為fON=Nfo；
    (2)頻率合成器輸出帶寬為DDS輸出帶寬的N倍；
    (3)輸出頻率分辨率是DDS分辨率的N倍；
    (4)系統(tǒng)輸出頻率切換速率取決于DDS切換速率，達到ns級；
    (5)相位噪聲
    DDS實際上是一個完成分頻功能的系統(tǒng)。理論上相位噪聲是應(yīng)陔以分頻比N相對于時鐘的相位噪聲優(yōu)化20logNdB，但實際上，由于DDS系統(tǒng)內(nèi)部數(shù)字部分又引入了相位抖動，抵消了相噪優(yōu)化的部分，甚至還使相噪有所惡化。一般情況下DDS輸出的相噪要低于時鐘相噪，即使參考源的相噪指標(biāo)再好，DDS系統(tǒng)輸出的相噪不可能低于DDS芯片相噪指標(biāo)的下限。而倍頻鏈完成倍頻功能，它的相位噪聲相對于時鐘的相位噪聲惡化20logM(dB)，其中M為倍頻次數(shù)。由此可以看出，使用DDS+倍頻相位噪聲可按下式計算：Lo=LDDS+L倍(dBc／Hz)；
    (6)輸出雜散
    DDS輸出頻率雜散差的點多發(fā)生在其參考源整數(shù)分頻的時候，可通過DDS輸出頻率來避開這些雜散大的頻點。
    通過以上分析可知該方案是滿足系統(tǒng)要求的。

3 L波段快跳頻率合成器的實現(xiàn)方法
    L波段快跳頻率合成器的原理方框如圖5所示。主要由晶體振蕩器、控制電路、DDS芯片、倍頻器，帶通濾波器、功率放大器等電路組成。

    高穩(wěn)定度晶體振蕩器確保了頻率合成頻譜的高分辨率以及所需要的跳頻速度。設(shè)計中我們選用了溫度補償晶體振蕩器作為DDS的參考頻率源，它具有體積小、功耗低、高頻率穩(wěn)定度和高頻譜純度等特性。
    DDS芯片是產(chǎn)生跳頻的關(guān)鍵器件，選用了AD公司的AD9912。該器件以其集成度高，功能齊全，性能桌越，設(shè)計方便等優(yōu)點而倍受人們的青睞AD9912內(nèi)部結(jié)構(gòu)方框圖如圖6所示。

    AD9912電路具有如下特點：
    (1)可提供最大1GSPS內(nèi)部時鐘速率；
    (2)14位內(nèi)部集成D／A轉(zhuǎn)換器；
    (3)48位頻率調(diào)節(jié)字；
    (4)靈活的系統(tǒng)時鐘輸入，可接受晶振時鐘或外部參考時鐘。
    由于AD9912器件輸出功率較低，在送入下級倍頻之前須經(jīng)過放大濾波，得到所需的功率電平和頻譜純度的頻率。
    倍頻部分選用Mini公司的四倍頻器，它可將DDS輸出的頻率倍至我們所需要的L波段，由于它的差損為24～30dB，我們還要使用一級放大濾波，最終得到我們所需的功率電平和頻譜純度的頻率放大和濾波電路采用現(xiàn)成集成電路，這樣可以減少的調(diào)試難度，方便大規(guī)模生產(chǎn)，中間加入π型衰減器，用以調(diào)整輸入輸出信號，使它們工作在正常范圍。
    在完成功能的情況下，電路設(shè)計中盡量減少不必要的雜散干擾信號，我們還需要考慮以下幾方面問題：
    (1)數(shù)字電路的抗干擾
    數(shù)字電路具有系統(tǒng)時鐘、高速總線等大功率數(shù)字信號，所以它是一個較大的干擾源。對本身雜散就較大的DDS系統(tǒng)來說，解決數(shù)字電路部分的干擾是非常重要的。相關(guān)的元件盡量放得靠近些使各部件間的引線盡量短。在布局上根據(jù)模擬信號部分，數(shù)字電路部分，噪聲源要分開布局的原則，合理分區(qū)布置模擬信號通路，并口輸出控制信號以及噪聲源器件，減小相互之間的信號耦合。
    對于頻率源電路，首先元件的性能要穩(wěn)定，量值要準確，采用優(yōu)質(zhì)元件。布線時，電路盡量靠近地，連線要短而粗。如果可能，可以用地線包圍振蕩電路，晶振電路遠離DDS的輸出端，兩者垂直布線，避免靠近大電流信號線，并且遠離發(fā)熱元件。對于總線的布線，數(shù)據(jù)線、地址線、控制線盡量縮短，以減小對地分布電容；而且其長短和走線方式盡量一致，以免造成各線阻抗差異過大。如果是雙面走線，一定要使兩面的線盡量垂直，以防總線間的電磁串?dāng)_。同時，對于控制線需要在其上添加對地濾波電容，以及防止線上信號毛刺造成誤判。
    (2)接地
    在高頻電路的設(shè)計中，應(yīng)該采用多點接地的方法。電子設(shè)備中接地點都直接接到距它最近的接地面上，以使接地的引線最短。這樣使得接地線上可能出現(xiàn)的高頻駐波現(xiàn)象顯著減少。各器件就近接地，就避免了在地線上形成干擾。在整塊板上采用多點，大面積就近接地，以縮短電流回路，同時走線中盡量加粗了接地線，以防止接地電位隨電流的變化而變化，致使電平不穩(wěn)，抗噪
聲性能下降。
    在數(shù)?；旌系碾娐分?，由于數(shù)字部分干擾很多，所以模擬部分易受影響，數(shù)字地和模擬地分割開，才能實現(xiàn)數(shù)字地和模擬地之間的隔離。
    在敏感模擬信號線兩邊加上保護地，隔離噪聲和干擾。
    減少輸入輸出間的串?dāng)_、如在DDS、濾波器等器件的輸入輸出信號間采用了輸入輸出垂直走線，用地線隔離屏蔽等措施。
    (3)去耦
    減小來自電源的噪聲。在同一塊PCB中，通常多個器件共用一個電源。而電源線給交流信號提供了一個通路，使得交流信號通過電源線在器件之間傳輸，形成了干擾。所以必須在器件之間的電源線上加入濾波部分，濾掉交流干擾，稱為去耦。在本設(shè)計中走線時盡量加粗了電源線寬度，減小環(huán)路電阻并在電源引入印制板處加了大容量的電解電容和小容量的高頻電容，用于分別濾去低頻噪聲以及高頻噪聲。并且在每個集成電路電源引腳處增加0．1的高頻去耦電容，加強去耦并提供和吸收該集成電路開關(guān)門瞬間的充放電能。

    經(jīng)過測試，快跳頻率合成器相位噪聲如圖7所示，頻率轉(zhuǎn)換時間如圖8所示。

4 結(jié)束語
    本文中快跳頻率合成器采用DDS激勵倍頻鏈的頻率合成方式，用倍頻的辦法將頻率搬移到所需頻率波段上。在實際應(yīng)用中，通過不斷的實驗和改進，該快跳頻率合成的工作頻率范圍、頻率準確度及穩(wěn)定度、頻率轉(zhuǎn)換時間、相位噪聲、雜散電平都可以滿足技術(shù)指標(biāo)要求。