設計背景

串口即通用異步收發(fā)器（UART，Universal Asynchronous Receiver Transmitter）。串行通信具有傳輸線少、成本低、可靠性高等優(yōu)點，所以系統(tǒng)間互聯(lián)常采用RS-232接口方式，一般該接口由UART 專用芯片來實現(xiàn)。但UART接口芯片一般引腳較多，內含許多輔助模塊和一些輔助功能，在實際使用時往往用不到這些功能，因此若采用UART專用芯片，必將使電路變得復雜，PCB面積增大，從而導致成本增加，系統(tǒng)的穩(wěn)定性和可靠性降低?；镜腢ART通信只需要兩條信號線（RXD和TXD），接收與發(fā)送是全雙工形式，其中TXD是UART的發(fā)送端, RXD是UART的接收端。由于FPGA的功能日益強大，開發(fā)周期短、可重復編程等優(yōu)點也越來越明顯，可以在FPGA芯片上集成UART功能模塊，從而簡化電路，縮小PCB面積，提高系統(tǒng)可靠性。此外，F(xiàn)PGA的設計具有很高的靈活性，可以方便地進行升級和移植。

設計要求

本接口作為一個關于內容保護系統(tǒng)的電路板的一部分，主要用于和計算機進行通信，也可與其他帶UART接口的電路板進行通信。對數(shù)據傳輸速率要求不高，傳輸距離也不要求很長，但傳輸數(shù)據要求準確可靠。該接口可用來監(jiān)控電路內部狀態(tài)，將FPGA內部信息通過串口輸出至計算機，以達到輔助調試電路的目的。另外，電路板上的FPGA外掛有串行Flash，可通過串口對Flash進行調試，將Flash中的數(shù)據輸出至計算機，并可將數(shù)據通過串口寫入Flash中。簡而言之，該接口是作為計算機與電路板的一個可靠的雙向數(shù)據傳輸通道。

UART的實現(xiàn)原理

UART是異步通信方式，通信的發(fā)送方和接收方各自有獨立的時鐘，傳輸?shù)乃俾视呻p方約定。本設計采用最常用的每秒9600波特的傳輸速度。

UART的通信協(xié)議十分簡單，以低電平作為起始位，高電平作為停止位，中間可傳輸5～8比特數(shù)據和1比特奇偶校驗位，奇偶校驗位的有無和數(shù)據比特的長度由通信雙方約定。一幀數(shù)據傳輸完畢后可以繼續(xù)傳輸下一幀數(shù)據，也可以繼續(xù)保持為高電平，兩幀之間保持高電平，持續(xù)時間可以任意長。本方案采用不添加校驗位的方法，以提高數(shù)據傳輸效率。發(fā)送端發(fā)送數(shù)據時先發(fā)一低電平，然后發(fā)送8比特數(shù)據，之后馬上把信號拉高，從而完成一幀數(shù)據傳送。接收端接收到低電平時開始計數(shù)，然后接收8比特信息位后如果檢測到高電平即認為已接收完一幀數(shù)據，繼續(xù)等待下一幀起始信號低電平的到來，若接收完8比特數(shù)據后沒有檢測到高電平則認為這不是一幀有效數(shù)據，將其丟棄，繼續(xù)等待起始信號。時序關系如圖1所示，收發(fā)可同時進行，互不干擾。

圖1 RS-232接口的工作時序

硬件電路原理圖及說明

一個完整的RS-232接口是一個25針的D型插頭座，25針的連接器實際上只有9根連接線，所以就產生了一個簡化的9針D型RS-232插頭座，常用的就是一個9針的D型插頭座。通常只用到一根發(fā)送信號線、一根接收信號線和一條地線，其余的振鈴指示、請求傳送、清除傳送、準備就緒及數(shù)據載波檢測等線可以做懸空處理。

RS-232標準規(guī)定邏輯1的電平為 -15～-3V，邏輯0的電平為+3～+15V。CMOS電路的電平范圍一般是從0V到電源電壓，F(xiàn)PGA的I/O輸入輸出電壓通常為0～3.3V，為了與FPGA 供電電壓保持一致，必須加電平轉換芯片。選用Maxim公司的MAX3232電平轉換芯片，電路原理圖如圖2所示。

圖2 RS-232接口電路

連線采用最簡單的3 線制連接模式，即只需要兩根信號線和一根地線來完成數(shù)據收發(fā)。而FPGA 只需要選擇兩個普通I/O引腳分別與接口芯片MAX3232 對應引腳T2IN、R2OUT相連即可完成將串口電平轉換為設備電路板的工作電平，即實現(xiàn)RS-232電平和TTL/ CMOS 電平的轉換。一個MAX3232芯片可以支持兩個串口的電平變換，我們選擇其中的一組接口，圖中的4個電阻可以省去。在電路中加入了0Ω的跳線電阻，是為了在這組接口出故障時可以方便地跳線，使用另一組接口。

軟件設計

異步收發(fā)器由波特率發(fā)生器、UART接收器和UART發(fā)送器三個模塊構成。采用的是每秒9600波特的傳輸速度，而系統(tǒng)提供的時鐘是10MHz，這就要求進行速率變換。在實際中由于電路中存在干擾等因素，在數(shù)據邊緣進行采樣容易發(fā)生誤判，只有在數(shù)據的中央進行采樣出錯的概率才能降到最低，所以使用16倍于波特率的時鐘，即9600×16Hz＝15600Hz。因此波特率發(fā)生器輸出的時鐘頻率應為15600Hz，UART 收發(fā)的每一個數(shù)據寬度都是波特率發(fā)生器輸出的時鐘周期的16倍，采用Altera公司芯片內部自帶的鎖相環(huán)可以方便地實現(xiàn)。UART接收器和UART發(fā)送器均采用Verilog語言編程實現(xiàn)。

通常使用的數(shù)據多為并行數(shù)據，為了方便與系統(tǒng)中其他電路互連，UART接收器的輸出數(shù)據和UART發(fā)送器的輸入數(shù)據均為8比特并行數(shù)據。UART接收器將串行數(shù)據接收下來并將其轉化為并行數(shù)據送出，UART發(fā)送器將輸入的并行數(shù)據轉換為串行數(shù)據并按照UART的幀格式輸出。

圖3 UART接收器符號圖

圖3為UART接收器的符號圖，其中rst為全局復位信號，rxd為串行數(shù)據輸入端，baudClk16x為輸入時鐘，dataOut[7..0]為并行數(shù)據輸出口，irq為輸出數(shù)據的指示信號。首先接收器等待起始位的到來，在每個時鐘上升沿檢測輸入數(shù)據是否為低電平，若檢測到低電平，則開始計數(shù)，如果連續(xù)8個時鐘內輸入數(shù)據均為低電平，則認為起始信號有效，其中若有一次采樣得到的為高電平則認為起始信號無效，返回初始狀態(tài)重新等待起始信號的到來。認定起始信號有效后，每隔16個時鐘采樣一次，這樣就可以保證每次都在數(shù)據的中點出采樣，將采樣結果送入8比特的移位寄存器，8比特數(shù)據采樣結束后，間隔16個時鐘采樣停止位。如果采得的是高電平，則認為這幀數(shù)據有效，將移位寄存器中的數(shù)據并行送出同時將輸出數(shù)據的指示信號置高，然后接收器復位，重新等待下一幀的到來；若采得的為低電平，則認為這不是一幀有效數(shù)據，不將移位寄存器中的數(shù)據輸出，直接返回初始狀態(tài)。

圖4 UART發(fā)送器符號圖

圖4 為UART發(fā)送器的符號圖，其中flag為輸入數(shù)據指示信號，rst為全局復位信號，clkin為輸入時鐘，din[7..0]為并行數(shù)據輸入端，tdo為串行數(shù)據輸出端。接收器在每個時鐘的上升沿檢測輸入數(shù)據指示信號，若檢測到其為高電平，則將并行輸入數(shù)據鎖存入內部的8比特移位寄存器，接下來先送出一個低電平并保持16個時鐘，然后每隔16個時鐘將移位寄存器中的數(shù)據移出一位，最后送出高電平，返回初始狀態(tài)。

系統(tǒng)調試

UART接收器和發(fā)送器可根據實際需要單獨使用，但在調試時為了方便，將兩者對接起來，如圖5所示。UART接收器的輸出與UART發(fā)送器的輸入相連，復位信號和時鐘信號共用，時鐘信號由片外晶振提供，輸入FPGA后通過鎖相環(huán)轉換為需要的頻率。

圖5 調試系統(tǒng)模塊圖

串口的調試需要借助于串口調試工具，可以用VC編程實現(xiàn)，也可以直接使用網上已有的調試工具。直接選用網上的串口調試助手進行了測試，將數(shù)據從計算機送出，經過UART接口接收后再送回計算機。經過長達數(shù)十分鐘的不間斷接收和發(fā)送后，將送回計算機的數(shù)據與原始數(shù)據進行比較，多次測試均沒有發(fā)生任何錯誤，這充分說明了這一UART接口程序具有高度的可靠性和穩(wěn)定性，可以滿足設計要求。

結束語

用FPGA 來對UART接口進行開發(fā)，可以減小系統(tǒng)的PCB面積，降低系統(tǒng)的功耗，提高設計的穩(wěn)定性和可靠性，并可以充分利用了FPGA 的剩余資源。綜合報告顯示這一UART接口部分僅消耗了68 個邏輯單元，對于FPGA來說，這點資源實在是微不足道的，用如此少的資源就可以為系統(tǒng)增添一條新的數(shù)據通道，這是十分值得的。該設計具有很大的靈活性，雖然這一UART接口工作在每秒9600波特，但通過調整鎖相環(huán)的參數(shù)，就可以使其工作在其他頻率，十分方便。這僅僅是一個簡單的通信接口，可根據不同系統(tǒng)的需要，增加FIFO等內容。該模塊也可以作為一個完整的IP核，靈活地移植進各種型號的FPGA中，通用性很強。