將去耦電容直接放在IC封裝內(nèi)可以有效控制EMI并提高信號的完整性，本文從IC內(nèi)部封裝入手，分析EMI的來源、IC封裝在EMI控制中的作用，進而提出11個有效控制EMI的設(shè)計規(guī)則，包括封裝選擇、引腳結(jié)構(gòu)考慮、輸出驅(qū)動器以及去耦電容的設(shè)計方法等，有助于設(shè)計工程師在新的設(shè)計中選擇最合適的集成電路芯片，以達到最佳EMI抑制的性能。

現(xiàn)有的系統(tǒng)級EMI控制技術(shù)包括：

電路封閉在一個Faraday盒中(注意包含電路的機械封裝應該密封)來實現(xiàn)EMI屏蔽；

電路板或者系統(tǒng)的I/O端口上采取濾波和衰減技術(shù)來實現(xiàn)EMI控制；

現(xiàn)電路的電場和磁場的嚴格屏蔽，或者在電路板上采取適當?shù)脑O(shè)計技術(shù)嚴格控制走線和電路板層(自屏蔽)的電容和電感，從而改善EMI性能。

　　　　EMI控制通常需要結(jié)合運用上述的各項技術(shù)。一般來說，越接近EMI源，實現(xiàn)EMI控制所需的成本就越小。上的集成電路芯片是EMI最主要的能量來源，因此如果能夠深入了解集成電路芯片的內(nèi)部特征，可以簡化和系統(tǒng)級設(shè)計中的EMI控制。

　　板級和系統(tǒng)級的設(shè)計工程師通常認為，它們能夠接觸到的EMI來源就是。顯然，在設(shè)計層面，確實可以做很多的工作來改善EMI。然而在考慮EMI控制時，設(shè)計工程師首先應該考慮IC芯片的選擇。集成電路的某些特征如封裝類型、偏置電壓和芯片的工藝技術(shù)(例如CMOS、ECL、TTL)等都對電磁干擾有很大的影響。本文將著重討論這些問題，并且探討IC對EMI控制的影響。

1、EMI的來源

　　數(shù)字集成電路從邏輯高到邏輯低之間轉(zhuǎn)換或者從邏輯低到邏輯高之間轉(zhuǎn)換過程中，輸出端產(chǎn)生的方波信號頻率并不是導致EMI的唯一頻率成分。該方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構(gòu)成工程師所關(guān)心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號上升時間而不是信號頻率的函數(shù)。計算EMI發(fā)射帶寬的公式為：

F=0.35/Tr

　　其中：F是頻率，單位是GHz；Tr是單位為ns(納秒)的信號上升時間或者下降時間。

　　從上述公式中不難看出，如果電路的開關(guān)頻率為50MHz，而采用的集成電路芯片的上升時間是1ns，那么該電路的最高EMI發(fā)射頻率將達到350MHz，遠遠大于該電路的開關(guān)頻率。而如果IC的上升時間為500ps，那么該電路的最高EMI發(fā)射頻率將高達700MHz。眾所周知，電路中的每一個電壓值都對應一定的電流，同樣每一個電流都存在對應的電壓。當IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產(chǎn)生電場和磁場，而這些電場和磁場的最高頻率就是發(fā)射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數(shù)，同時也取決于對信號源到負載點之間信號通道上電容和電感的控制的好壞，在此，信號源位于板的IC內(nèi)部，而負載位于其它的IC內(nèi)部，這些IC可能在上，也可能不在該上。為了有效地控制EMI，不僅需要關(guān)注IC芯片自身的電容和電感，同樣需要重視上存在的電容和電感。

　　當信號電壓與信號回路之間的耦合不緊密時，電路的電容就會減小，因而對電場的抑制作用就會減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路徑之間耦合不佳，勢必加大回路上的電感，從而增強了磁場，最終導致EMI增加。換句話說，對電場控制不佳通常也會導致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑制IC封裝中電磁場的措施大體相似。正如同設(shè)計的情況，IC封裝設(shè)計將極大地影響EMI。

　　電路中相當一部分電磁輻射是由電源總線中的電壓瞬變造成的。當IC的輸出級發(fā)生跳變并驅(qū)動相連的線為邏輯“高”時，IC芯片將從電源中吸納電流，提供輸出級所需的能量。對于IC不斷轉(zhuǎn)換所產(chǎn)生的超高頻電流而言，電源總線始于上的去耦網(wǎng)絡(luò)，止于IC的輸出級。如果輸出級的信號上升時間為1.0ns，那么IC要在1.0ns這么短的時間內(nèi)從電源上吸納足夠的電流來驅(qū)動上的傳輸線。電源總線上電壓的瞬變?nèi)Q于電源總線路徑上的電感、吸納的電流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：

V=Ldi/dt， 其中：L是電流傳輸路徑上電感的值；di表示信號上升時間間隔內(nèi)電流的變化；dt表示電流的傳輸時間(信號的上升時間)。

　　由于IC管腳以及內(nèi)部電路都是電源總線的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決于IC的工藝技術(shù)，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素。

2、IC封裝在電磁干擾控制中的作用

　　IC封裝通常包括：硅基芯片、一個小型的內(nèi)部以及焊盤。硅基芯片安裝在小型的上，通過綁定線實現(xiàn)硅基芯片與焊盤之間的連接，在某些封裝中也可以實現(xiàn)直接連接。小型實現(xiàn)硅基芯片上的信號和電源與IC封裝上的對應管腳之間的連接，這樣就實現(xiàn)了硅基芯片上信號和電源節(jié)點的對外延伸。貫穿該IC的電源和信號的傳輸路徑包括：硅基芯片、與小型之間的連線、走線以及IC封裝的輸入和輸出管腳。對電容和電感(對應于電場和磁場)控制的好壞在很大程度上取決于整個傳輸路徑設(shè)計的好壞。某些設(shè)計特征將直接影響整個IC芯片封裝的電容和電感。

　　首先看硅基芯片與內(nèi)部小電路板之間的連接方式。許多的IC芯片都采用綁定線來實現(xiàn)硅基芯片與內(nèi)部小電路板之間的連接，這是一種在硅基芯片與內(nèi)部小電路板之間的極細的飛線。這種技術(shù)之所以應用廣泛是因為硅基芯片和內(nèi)部小電路板的熱脹系數(shù)(CTE)相近。芯片本身是一種硅基器件，其熱脹系數(shù)與典型的材料(如環(huán)氧樹脂)的熱脹系數(shù)有很大的差別。如果硅基芯片的電氣連接點直接安裝在內(nèi)部小上的話，那么在一段相對較短的時間之后，IC封裝內(nèi)部溫度的變化導致熱脹冷縮，這種方式的連接就會因為斷裂而失效。綁定線是一種適應這種特殊環(huán)境的引線方式，它可以承受大量的彎曲變形而不容易斷裂。

　　采用綁定線的問題在于，每一個信號或者電源線的電流環(huán)路面積的增加將導致電感值升高。獲得較低電感值的優(yōu)良設(shè)計就是實現(xiàn)硅基芯片與內(nèi)部之間的直接連接，也就是說硅基芯片的連接點直接粘接在的焊盤上。這就要求選擇使用一種特殊的板基材料，這種材料應該具有極低的CTE。而選擇這種材料將導致IC芯片整體成本的增加，因而采用這種工藝技術(shù)的芯片并不常見，但是只要這種將硅基芯片與載體直接連接的IC存在并且在設(shè)計方案中可行，那么采用這樣的IC器件就是較好的選擇。

　　一般來說，在IC封裝設(shè)計中，降低電感并且增大信號與對應回路之間或者電源與地之間電容是選擇集成電路芯片過程的首選考慮。舉例來說，小間距的表面貼裝與大間距的表面貼裝工藝相比，應該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的IC芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過孔引線類型的封裝。　　BGA封裝的IC芯片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通?？偸谴硇阅艿奶岣摺?

　　引線結(jié)構(gòu)設(shè)計的一個重要特征是管腳的分配。由于電感和電容值的大小都取決于信號或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。

　　電源和地管腳應該成對分配，每一個電源管腳都應該有對應的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應該分配多個電源和地管腳對。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EMI。由于習慣上的原因，現(xiàn)在市場上的許多IC芯片并沒有完全遵循上述設(shè)計規(guī)則，然而IC設(shè)計和生產(chǎn)廠商都深刻理解這種設(shè)計方法的優(yōu)點，因而在新的IC芯片設(shè)計和發(fā)布時IC廠商更關(guān)注電源的連接。

　　理想情況下，要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況并非如此，即使思想最前衛(wèi)的IC廠商也沒有如此分配IC芯片的管腳，而是采用其它折衷方法。在BGA封裝中，一種行之有效的設(shè)計方法是在每組八個信號管腳的中心設(shè)置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返回路徑之間僅相差一個管腳的距離。而對于四方扁平封裝(QFP)或者其它鷗翼(gull wing)型封裝形式的IC來說，在信號組的中心放置一個信號的返回路徑是不現(xiàn)實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的IC工藝技術(shù)可能采用不同的信號返回電壓。有的IC使用地管腳(如TTL器件)作為信號的返回路徑，而有的IC則使用電源管腳(如絕大多數(shù)的ECL器件)作為信號的返回路徑，也有的IC同時使用電源和地管腳(比如大多數(shù)的CMOS器件)作為信號的返回路徑。因此設(shè)計工程師必須熟悉設(shè)計中使用的IC芯片邏輯系列，了解它們的相關(guān)工作情況。

　　IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射(ground bounce)效果。當驅(qū)動傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導致電路的失效或者故障。

　　IC封裝中另一個需要關(guān)注的重要問題是芯片內(nèi)部的設(shè)計，內(nèi)部通常也是IC封裝中最大的組成部分，在內(nèi)部設(shè)計時如果能夠?qū)崿F(xiàn)電容和電感的嚴格控制，將極大地改善設(shè)計系統(tǒng)的整體EMI性能。如果這是一個兩層的板，至少要求板的一面為連續(xù)的地平面層，板的另一層是電源和信號的布線層。更理想的情況是四層的板，中間的兩層分別是電源和地平面層，外面的兩層作為信號的布線層。由于IC封裝內(nèi)部的通常都非常薄，四層板結(jié)構(gòu)的設(shè)計將引出兩個高電容、低電感的布線層，它特別適合于電源分配以及需要嚴格控制的進出該封裝的輸入輸出信號。低阻抗的平面層可以極大地降低電源總線上的電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不僅有利于降低EMI，同樣對于確保進出IC的信號的完整性也起到重要的作用。

3、其它相關(guān)的IC工藝技術(shù)問題

　　集成電路芯片偏置和驅(qū)動的電源電壓Vcc是選擇IC時要注意的重要問題。從IC電源管腳吸納的電流主要取決于該電壓值以及該IC芯片輸出級驅(qū)動的傳輸線(線和地返回路徑)阻抗。5V電源電壓的IC芯片驅(qū)動50Ω傳輸線時，吸納的電流為100mA；3.3V電源電壓的IC芯片驅(qū)動同樣的50Ω傳輸線時，吸納電流將減小到66mA；1.8V電源電壓的IC芯片驅(qū)動同樣的50Ω傳輸線時，吸納電流將減小到36mA。由此可見，在公式V=Ldi/dt中，驅(qū)動電流從100mA減少到36mA可以有效地降低電壓的瞬變V，因而也就降低了EMI。低壓差分信號器件(LVDS)的信號電壓擺幅僅有幾百毫伏，可以想象這樣的器件技術(shù)對EMI的改善將非常明顯。

　　電源系統(tǒng)的去耦也是一個值得特別關(guān)注的問題。IC輸出級通過IC的電源管腳吸納的電流都是由電路板上的去耦網(wǎng)絡(luò)提供的。降低電源總線上電壓下降的一種可行的辦法是縮短去耦電容到IC輸出級之間的分布路徑。這樣將降低“Ldi/dt”表達式中的“L”項。由于IC器件的上升時間越來越快，在設(shè)計板時唯一可以實施的辦法是盡可能地縮短去耦電容到IC輸出級之間的分布路徑。一種最直接的解決方法是將所有的電源去耦都放在IC內(nèi)部。最理想的情況是直接放在硅基芯片上，并緊鄰被驅(qū)動的輸出級。對于IC廠商來說，這不僅昂貴而且很難實現(xiàn)。然而如果將去耦電容直接放在IC封裝內(nèi)的板上，并且直接連接到硅基芯片的管腳，這樣的設(shè)計成本增加得最少，對EMI控制和提高信號完整性的貢獻最大。目前僅有少數(shù)高端微處理器采用了這種技術(shù)，但是IC廠商們對這項技術(shù)的興趣正與日俱增，可以預見這樣的設(shè)計技術(shù)必將在未來大規(guī)模、高功耗的IC設(shè)計中普遍應用。

　　在IC封裝內(nèi)部設(shè)計的電容通常數(shù)值都很小(小于幾百皮法)，所以系統(tǒng)設(shè)計工程師仍然需要在板上安裝數(shù)值在0.001uF到0.1uF之間的去耦電容，然而IC封裝內(nèi)部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來源。

　　傳輸線終端匹配也是影響EMI的重要問題。通過實現(xiàn)網(wǎng)絡(luò)線的終端匹配可以降低或者消除信號反射。信號反射也是影響信號完整性的一個重要因素。從減小EMI的角度來看，串行終端匹配效果最明顯，因為這種方式的終端匹配將入射波(在傳輸線上傳播的原始波形)降低到了Vcc的一半，因而減小了驅(qū)動傳輸線所需的瞬時吸納電流。這種技術(shù)通過減少“Ldi/dt”中的“di”項來達到降低EMI的目的。

　　某些IC廠商將終端匹配電阻放在IC封裝內(nèi)部，這樣除了能夠降低EMI和提高信號完整性，還減少了板上的電阻數(shù)目。檢查IC芯片是否采用了這樣的技術(shù)可以更加清楚IC的輸出阻抗。當IC的輸出阻抗同傳輸線的阻抗匹配時，就可以認為這樣的傳輸線實現(xiàn)了“串聯(lián)終端匹配”。值得注意的是串聯(lián)終端匹配的IC采用了信號轉(zhuǎn)換的反射模型。而在實際應用中如果沿傳輸線方向分布有多個負載，并且有非常嚴格的時序要求，這時串聯(lián)終端匹配就可能不起作用。

　　最后，某些IC芯片輸出信號的斜率也受到控制。對大多數(shù)的TTL和CMOS器件來說，當它們的輸出級信號發(fā)生切換時，輸出晶體管完全導通，這樣就會產(chǎn)生很大的瞬間電流來驅(qū)動傳輸線。電源總線上如此大的浪涌電流勢必產(chǎn)生非常大的電壓瞬變(V=Ldi/dt)。而許多ECL、MECL和PECL器件通過在輸出晶體管線性區(qū)的高低電平之間的轉(zhuǎn)換來驅(qū)動輸出級，通常稱之為非飽和邏輯，其結(jié)果是輸出波形的波峰和波谷會被削平，因而減小了高頻諧波分量的幅度。這種技術(shù)通過提升表達式“Ldi/dt”中的信號上升時間“dt”項來減小EMI。

總結(jié)

　　通過仔細考察集成電路芯片的封裝、引線結(jié)構(gòu)類型、輸出驅(qū)動器的設(shè)計方法以及去耦電容的設(shè)計方法，可以得出有益的設(shè)計規(guī)則，在電路設(shè)計中要注意選擇和使用符合以下特征的電子元器件：

*外形尺寸非常小的SMT或者BGA封裝；

*芯片內(nèi)部的是具有電源層和接地層的多層設(shè)計；

*IC硅基芯片直接粘接在內(nèi)部的小上(沒有綁定線)；

*電源和地成對并列相鄰出現(xiàn)(避免電源和地出現(xiàn)在芯片的邊角位置，如74系列邏輯電路)；

*多個電源和地管腳成對配置；

*信號返回管腳(比如地腳)與信號管腳之間均勻分布；

*類似于時鐘這樣的關(guān)鍵信號配置專門的信號返回管腳；

*采用可能的最低驅(qū)動電壓(Vcc)，如相對于5V來說可以采用3.3V的驅(qū)動電壓，或者使用低電壓差分邏輯(LVDS)；

*在IC封裝內(nèi)部使用了高頻去耦電容；

*在硅基芯片上或者是IC封轉(zhuǎn)內(nèi)部對輸入和輸出信號實施終端匹配；

*輸出信號的斜率受控制。

　　總之，選擇IC器件的一個最基本的規(guī)則是只要能夠滿足設(shè)計系統(tǒng)的時序要求就應該選擇具有最長上升時間的元器件。一旦設(shè)計工程師做出最終的決定，但是仍然不能確定同一工藝技術(shù)不同廠商生產(chǎn)的器件電磁干擾的情況，可以選擇不同廠商生產(chǎn)的器件做一些測試。將有疑問的IC芯片安裝到一個專門設(shè)計的測試電路板上，啟動時鐘運行和高速數(shù)據(jù)操作。通過連接到頻譜分析儀或?qū)拵静ㄆ魃系慕鼒龃怒h(huán)路探針可以容易地測試電路板的電磁發(fā)射。