根據PLD器件的與陣列和或陣列的編程情況及輸出形式，可編程邏輯器件通常可分為4類。第一類是與陣 列固定、或陣列可編程的PLD器件，這類PLD器件以可編程只讀存儲器PROM為代表。可編程只讀存儲器PROM 是組合邏輯陣列，它包含一個固定的與陣列和一個可編程的或陣列，PROM中的與陣列是全譯碼形式，它產 生而個輸入變量的所有最小項。PROM的每個輸出端通過或陣列將這些最小項有選擇地進行或運算，即可實 現任何組合邏輯函數。由于與陣列能夠產生輸人變量的全部最小項，所以用PROM實現組合邏輯函數不需要 進行邏輯化簡。但隨著輸人變量數的增加，與陣列的規(guī)模會迅速增大，其價格也隨之大大提高。而且與陣 列越大，譯碼開關時間就越長，相應的工作速度也越慢。因此，實際上只有規(guī)模較小的PROM可以有效地實現組合邏輯函數，而大規(guī)模的PROM價格高，工作速度低，一般只作為存儲器使用。

第二類是與陣列和或陣列均可編程的PLD器件，以可編程邏輯陣列PLA為代表。PLA和PROM一樣也是組合型邏輯陣列，與PROM不同的是，它的兩個邏輯陣列均可編程。PLA的與陣列不是全譯碼形式，它可以通過編程控制只產生函數最簡與或式中所需要的與項。因此，PLA器件的與陣列規(guī)模減小，集成度相對提高。

但是，由于PLA只產生函數最簡與或式中所需要的與項，因此PLA在編程前必須先進行函數化簡。另外，PLA器件需要對兩個陣列進行編程，編程難度較大。而且PLA器件的開發(fā)工具應用不廣泛，編程一般由生產廠家完成。

第三類是以可編程陣列邏輯PAL為代表的與陣列可編程、或陣列固定的PLD器件。這類器件的每個輸出端是若干個乘積項之或，其中乘積項的數目固定。通常PAL的乘積項數允許達到8個，而一般邏輯函數的最簡與或式中僅需要完成3～4個乘積項或運算。因此，PAL的這種陣列結構很容易滿足大多數邏輯函數的設計要求。

PAL有幾種固定的輸出結構，如專用輸出結構、可編程I/O結構、帶反饋的寄存器輸出結構及異或型輸出結構等。一定的輸出結構只能實現一定類型的邏輯函數，其通用性較差，這就給PAL器件的管理及應用帶來不便。

第四類是具有可編程輸出邏輯宏單元的通用PLD器件，以通用型可編程陣列邏輯GAL器件為主要代表。GAL器件的陣列結構與PAL相同，都是采用與陣列可編程而或陣列固定的形式。兩者的主要區(qū)別是輸出結構不同。PAL的輸出結構是固定的，一種結構對應一種類型芯片。如果系統(tǒng)中需要幾種不同的輸出形式，就必須選擇多種芯片來實現。GAL器件的每個輸出端都集成有一個輸出邏輯宏單元0LMC（Out L。glC Macro Cell）。輸出邏輯宏單元是可編程的，通過編程可以決定該電路是完成組合邏輯還是時序邏輯，是否需要產生反饋信號，并能實現輸出使能控制及輸出極性選擇等。因此，GAL器件通過對輸出邏輯宏單元0LMC的編程可以實現PAL的各種輸出結構，使芯片具有很強的通用性和靈活性。

把包括PLA器件、PAL器件fl GAL器件在內的PLD器件劃分到一個簡單的器件類型分組，稱之為簡單可編程邏輯器件（Simple Pr。grammable Logic Devices，SPLD），SPLD器件最主要的特征是：低成本和極高的引腳到引腳的速度性能。

技術的進步帶來器件規(guī)模的高速增長，今天可編程器件的規(guī)模已經遠遠超過傳統(tǒng)SPLD的范疇。傳統(tǒng)的SPI，D規(guī)模的擴大受到其結構的嚴重制約，這是因為SPLD器件的結構表明SPLD器件的可編程邏輯陣列隨著輸入信號的增加將急劇擴大。提供基于SPLD結構大容量器件的唯一可行辦法是在一個芯片上集成多個可編程的互連SPLD，這種類型的PLD稱為復雜可編程邏輯器件（Complex Programmable Logic Devices，CPLD）。經過發(fā)展CPLD器件的邏輯規(guī)模，大體上達到50個SPLD器件的規(guī)模，但也僅限于此，CPLD器件的規(guī)模很難進一步擴大，具有更高規(guī)模的PLD器件的實現需要新的技術和思路?，F場可編程門陣列（FieldProgrammable Gate Array，FPGA）包含海量的門陣列和互連資源，是PLD器件中唯一能支持超大規(guī)模設計的可編程器件，包含的邏輯單元數不斷增加，這使得FPGA獲得了廣泛的應用和快速的發(fā)展。

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