賽靈思UltraScale架構的增強功能結合Vivado設計套件的省時工具能幫助您更快打造出色系統(tǒng)。

許多市場和應用都對系統(tǒng)帶寬和處理功能需求顯著增長。無論是有線或無線通信、數字視頻還是圖像處理，更高的數據吞吐量要求都實現相同的結果，那就是所有系統(tǒng)組件的流量和要求都在提升。通過并行和串行I/O到達片上的數據也越來越多。數據必須經過緩存，然后再次以DDR存儲器形式通過并行I/O或以串行存儲器標準(如混合內存立方體(HMC)和MoSys 帶寬引擎)形式再次通過串行I/O。數據從并行和串行I/O返回后，在傳送到下個目的地之前必須在邏輯和DSP中進行處理。

由于諸多原因，系統(tǒng)處理要求越來越復雜。以更高數據速率傳輸的更大數據包要求并行數據總線更寬，而且頻率更高。為高效處理數據，往往要在單一器件上構建整個系統(tǒng)，從而避免因兩個FPGA之間發(fā)送大量數據引起的相關時延遲和功耗問題。因此需求更密集的具有更多功能的FPGA。重要的是，在提升高功能FPGA利用率的同時，必須保持能以最高性能運行，以避免器件填充時性能下降。

讓復雜的高容量器件實現高利用率聽起來可能對設計人員來說是一項很艱巨的任務。賽靈思提供了大量解決方案，旨在縮短設計時間，讓設計人員集中精力實現產品差異化，從而從市場中脫穎而出。

結合使用高性能并行SelectIO和高速串行收發(fā)器連接功能，可在UltraScale FPGA之間實現數據傳輸。

ULTRASCALE架構

為了解決普遍存在的市場難題，賽靈思近期推出了UltraScale™架構(如圖1所示)，可提供前所未有的系統(tǒng)集成度、高性能和出色的功能。賽靈思用這款全新架構創(chuàng)建了兩款高性能FPGA系列產品。賽靈思 Virtex® UltraScale與Kintex® UltraScale系列相結合，能滿足多種不同系統(tǒng)要求，著重通過大量技術創(chuàng)新與進步降低總功耗。UltraScale技術共享大量構建塊，能提供可擴展的架構，并針對多種不同的市場需求精心優(yōu)化。

增加系統(tǒng)帶寬

在進行任何信號處理或數據操作之前，數據首先要到達目的地。目前已有大量串行和并行協(xié)議和標準專門滿足目標應用的特定需求。大多數標準的一個共同宗旨就是提升整體數據吞吐量，從而支持大量信息以越來越高的速數據速率進行系統(tǒng)傳輸。

圖1 –UltraScale架構的主要優(yōu)勢在于速度和帶寬。

圖2 – UltraScale架構能處理大量數據。

結合使用高性能并行SelectIO和高速串行收發(fā)器連接功能，可在UltraScale FPGA之間實現數據傳輸。I/O模塊通過靈活的I/O標準和電壓支持可實現先進的存儲器接口和網絡協(xié)議。UltraScale架構中的不同串行收發(fā)器數據傳輸速率高達16.3 Gbps，能提供主流串行協(xié)議所需的所有性能，最高支持32.75 Gbps，能滿足25G+背板設計的要求，相對于前一代收發(fā)器而言能大幅降低單位比特的功耗。UltraS-cale FPGA中的所有收發(fā)器都支持PCI Express® Gen3和Gen4所需的數據速率，而PCI Express的集成塊則支持基于UltraScale架構的FPGA，最高能支持x8 Gen3端點和Root Port設計。

數據時鐘功能與緩沖

所有同步系統(tǒng)都要依靠一個或多個時鐘信號來實現電路同步。系統(tǒng)性能提升要求以更大器件容量提高時鐘頻率，并要求改進時鐘靈活性，降低總時鐘功耗。

UltraScale架構采用功能強大的經過重新架構設計的時鐘管理電路系統(tǒng)，包括時鐘綜合、緩沖和路由組件，能提供功能強大的框架，滿足設計要求。時鐘網絡支持FPGA中極為靈活的時鐘分布，從而能最大限度地減少與時鐘信號相關的偏移、功耗和延遲。此外，時鐘管理技術緊密結合專用存儲器接口電路系統(tǒng)，可支持DDR4等高性能外部存儲器。時鐘細分和新型門控時鐘粒度技術相對于現有的FPGA而言能進一步加強對時鐘功耗的控制。

相對于前一代FPGA以及同類競爭性FPGA，全局功能時鐘緩沖器數量的大幅增加有助于顯著提升設計人員的生產力。此前，全局緩沖器的使用要非常節(jié)省，FPGA中心只有32個全局時鐘緩沖器。UltraScale架構能在架構中自由分布全局功能時鐘緩沖器，從而在需要時就能提供資源，不用再那么節(jié)省了。此外，賽靈思相對于前一代FPGA而言大幅簡化了時鐘緩沖器類型，且保留了所有時鐘切換、時鐘分頻和時鐘使能功能，從而獲得大量靈活的高功能時鐘緩沖器，能在需要時提供全部功能。

數據的存儲、處理和路由

任何系統(tǒng)的關鍵都在于其處理、操作和轉換接收到的數據的能力(如圖2所示)。系統(tǒng)復雜性的提升，要求將通用架構與更專業(yè)的功能(專門針對具體類型的數據處理)相結合。

如今的FPGA架構集成眾多組件：含有六輸入查詢表(LUT)和觸發(fā)器的可配置邏輯塊(CLB)、帶27x18乘法器的DSP Slice、帶內置FIFO和ECC支持的36Kb Block RAM等。這些資源通過大量的高性能、低時延互聯(lián)緊密連接在一起。

除了邏輯功能之外，CLB還提供移位寄存器、乘法器和進位邏輯功能，并能配置LUT為分布式存儲器來配合高功能可配置Block RAM。DSP Slice(包括全新的96位寬XOR功能、更寬的27位預加法器和30位輸入)執(zhí)行大量獨立功能，其中包括乘法累加、乘法加法和模式檢測等。除了器件互聯(lián)之外，在采用第二代SSI 3DIC技術支持的器件中，信號可采用專用低時延接口模塊在超級邏輯區(qū)域之間傳輸。這種整合的路由資源能方便地支持下一代數據總線寬度，從而讓器件利用率達到90%以上。

圖3 – UltraScale器件為業(yè)界領先的科技添加常用功能。

簡化設計挑戰(zhàn)

UltraScale架構帶來的架構增強功能可幫助設計人員在相同區(qū)域打包更多設計方案，但同時器件尺寸也在增大。，其結果就是單器件能載入更多設計，這是一大優(yōu)勢，但也給設計團隊帶來了巨大壓力，必須快速實現指定設計，從而讓最終產品盡可能快的上市。利用UltraScale架構和協(xié)同優(yōu)化的Vivado®設計套件，賽靈思能夠打造出多個省時、生產力更高的解決方案。

集成核心功能

高度靈活的可編程性這一極具價值的功能與諸多事情一樣，要想有所得就要付出代價。利用可編程資源構建的功能可能比專門針對該功能的模塊尺寸更大，甚至可能速度更慢。當然，FPGA本質上明顯的優(yōu)勢就是具有可編程性，但賽靈思FPGA實現了專門功能、集成IP的

適當平衡，能幫助用戶快實現常用功能(圖3)。UltraScale架構包含針對常見通信協(xié)議的集成模塊。Kintex UltraScale和Virtex UltraScale器件中包含針對PCI Express、100G Ethernet和150G Interlaken的多個集成模塊，且都經過全面測試和驗證，能確保實現功能。

除了通信協(xié)議之外，每個I/O Bank都包含一個可編程存儲器PHY，能用存儲器接口生成器(MIG)工具進行配置。這充分說明了根據需要進行集成的特性。存儲器PHY和一些控制邏輯可創(chuàng)建為可編程專用函數，但存儲器接口的數字部分用器件架構構建，針對不同模式提供所有必需的定制與支持，而這則是專門電路所難以實現的。

在器件架構中有大量其它模塊，專門設計用于執(zhí)行特定功能，同時保持可編程性。設計人員能以不同深度和廣度來配置這些模塊存儲器，以級聯(lián)成更大型的低功耗陣列。DSP Slice具有許多模式，能讓用戶根據所選功能訪問模塊的不同組件。因此除了門和寄存器之外，UltraScale架構上能實現大量豐富的功能。

可定制、可重復的IP能提高生產力

每個設計都包含許多不同架構構建塊，相互連接構成系統(tǒng)。行業(yè)內有些功能已經非常完備了，從經濟性角度講完全可以將它們做成專用的固定功能模塊。然而，最佳設計方法是采用可編程邏輯構建功能，并經過驗證，隨時按需重用。這種IP概念已經存在了很多代，但賽靈思近期推出了一些生產力增強特性(圖4)。

圖4 – Vivado工具加速復雜設計的創(chuàng)建和實現。

即插即用IP

2012年，賽靈思采用ARM®AMBA® AXI4接口作為即插即用IP的標準接口。采用統(tǒng)一的標準接口相比過去能大幅簡化IP集成，將多種不同接口整合到一個，設計人員也不必去掌握多種不同的接口。UltraScale架構繼續(xù)受益于AXI4互聯(lián)的靈活性和可擴展性，從而幫助設計人員實現最快的產品上市進程，同時采用AXI4-Lite和AXI4-Stream等不同AXI4互聯(lián)協(xié)議優(yōu)化IP性能、面積和功耗。

Vivado IP Packager和IP Catalog采用IP-XACT標準(該標準最初由SPIRIT聯(lián)盟作為工具流程中封裝、集成和重用IP的標準結構推出)。IP-XACT現已獲得IEEE的批準(IEEE1685-2009)。Vivado IP Packager采用在本地或共享驅動器上可擴展IP Catalog中提供的約束、測試平臺和文檔來創(chuàng)建設計。采用Vivado IP Catalog，用戶能夠將自己的IP、賽靈思的IP以及第三方IP無縫集成在一起，從而確保設計團隊輕松一致地分享所有IP。

VIVADO IP INTEGRATOR

Vivado IP Integrator(Vivado IPI)(圖5)是以IP為中心的設計流程，可加速系統(tǒng)集成進度，更輕松快捷地將不同組成部分組建成系統(tǒng)。利用交互式圖形用戶界面，IPI提供IP接口的智能自動連接、一鍵式IP子系統(tǒng)生成和強大的調試功能，可幫助設計人員輕松快捷地連接其IP Catalog中的任何乃至全部IP。這種功能使得設計人員能快速組裝復雜系統(tǒng)，包括來自多種來源的設計資源——一些免費的、一些購買的、一些內部創(chuàng)建的——并且能清楚掌握所有構建塊都能得到正確配置。從概念到調試從未如此神速。

簡而言之，UltraScale架構在許多關鍵方面進行了架構創(chuàng)新，能成功滿足下一代高性能設計的嚴格要求。像UltraScale這樣，能確保使用系統(tǒng)頻率越來越高的寬數據總線來實現設計，是成功開展設計工作的必要組成部分。不過，隨著器件尺寸和復雜度的提升，幫助設計人員不斷提高生產力變得至關重要。賽靈思提供集成塊和預驗證IP組合，能為設計人員帶來加快實現出色解決方案所需的全部工具。

圖5 – 在IP Integrator中構建設計方案和連接IP塊一樣簡單。