NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運(yùn)動圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語言完成該接口設(shè)計(jì)，最后通過OuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。

電子技術(shù)發(fā)展日新月異，控制技術(shù)也發(fā)生了革命性的變化，特別是SOC技術(shù)的發(fā)展，文中主要研究的是遠(yuǎn)程控制系統(tǒng)中步進(jìn)電機(jī)控制模塊設(shè)計(jì)。首先，根據(jù)控制功能的要求設(shè)計(jì)了步進(jìn)電機(jī)控制模塊，該模塊采用一種脈沖疊加算法，實(shí)現(xiàn)了對步進(jìn)電機(jī)任意頻率變速;然后，將該模塊封裝到SOPC Builder的標(biāo)準(zhǔn)模塊庫中;最后，利用SOPC技術(shù)，在Altera公司的Cyclone II EP2C35芯片上集成了NiosII軟核，相關(guān)的外圍控制器和自定義的電機(jī)控制模塊，完成了該設(shè)計(jì)的驗(yàn)證工作。

1 基本原理

步進(jìn)電機(jī)是一種把電脈沖信號變換成直線位移或角位移的執(zhí)行元件。步進(jìn)電機(jī)的轉(zhuǎn)子做成多極的，定子上嵌裝有多相不同連接的控制繞組，有專用電源供電。每輸入一個脈沖，步進(jìn)電機(jī)就前進(jìn)一步，故又叫做脈沖電動機(jī)。其角位移量與脈沖數(shù)成正比;線速度或轉(zhuǎn)速與脈沖頻率成正比。本文是針對的四相反應(yīng)式步進(jìn)電機(jī)而設(shè)計(jì)的控制器，它的定子磁極上增加了小齒，轉(zhuǎn)子也做成多極的，定、轉(zhuǎn)子的齒距相同，齒數(shù)也適當(dāng)?shù)呐浜?。這樣，在一對磁極下，定、轉(zhuǎn)子齒在對正時，下一相繞組下的定轉(zhuǎn)子齒錯開t/m(t為齒間距，m為相數(shù))，再下一相繞組下定、轉(zhuǎn)子齒錯開2t/m，并以此類推，在定子磁場的作用下，由于轉(zhuǎn)子力圖取最大的磁導(dǎo)位置，所以每一拍，轉(zhuǎn)子轉(zhuǎn)過相當(dāng)t/m齒矩的角度(步距角)：

步進(jìn)電機(jī)常用的有四相，也有三、五、六甚至更多相。相數(shù)和轉(zhuǎn)子齒數(shù)越多，步矩角就越小，在同樣的脈沖頻率下，轉(zhuǎn)速越低。

2 電機(jī)控制模塊結(jié)構(gòu)設(shè)計(jì)

2.1 概述

步進(jìn)電機(jī)控制主要由電機(jī)控制器和電機(jī)驅(qū)動器兩部分組成，如圖1所示。其中，電機(jī)控制器用于控制產(chǎn)生脈沖，電機(jī)驅(qū)動器用于控制輸出信號的功率放大。本文主要設(shè)計(jì)電機(jī)控制器。從圖1可知，在電機(jī)控制器中含Avalon總線接口。在整個NiosII系統(tǒng)中電機(jī)控制器作為一個從設(shè)備使用。

電機(jī)控制系統(tǒng)的工作過程是：當(dāng)控制電機(jī)的命令信號經(jīng)網(wǎng)絡(luò)發(fā)出，傳給NiosII后，NiosII通過Avalon總線將信號傳給電機(jī)控制器，將這個信號作為電機(jī)控制器中controller的輸入，然后電機(jī)控制器會自動的輸出4相控制步進(jìn)電機(jī)的脈沖信號，這些信號再經(jīng)過電機(jī)的驅(qū)動器的功率放大后，就可以直接驅(qū)動電機(jī)運(yùn)轉(zhuǎn)?？梢钥闯銎渲械腸ontroller是整個電機(jī)控制模塊的核心。這里的contorller模塊又由3部分組成：脈沖發(fā)生控制器、脈沖發(fā)生器、脈沖分相器。脈沖發(fā)生控制器主要是為脈沖發(fā)生器提供基準(zhǔn)脈沖和和標(biāo)記脈沖個數(shù)的寄存器值。然后通過脈沖分相器的作用來控制電機(jī)的脈沖信號CP。

2.2 脈沖發(fā)生器方案的提出

根據(jù)整個系統(tǒng)的設(shè)計(jì)要求，電機(jī)控制器需具有基準(zhǔn)時鐘65 536 Hz;輸出脈沖的個數(shù)設(shè)定范圍1～16 777 215;輸出脈沖的速率設(shè)定范圍1-65 535 pps。根據(jù)上面的要求，所以需要用一個16位的計(jì)數(shù)器來實(shí)現(xiàn)不同脈沖的信號的輸出，而不同頻率的輸出脈沖之間不能重疊。

有了16種不同的頻率而且互不重疊的基脈沖后，就可以提取16種頻率的脈沖作為疊加脈沖，從而得到0～65 535范圍內(nèi)的連續(xù)可調(diào)的脈沖頻率。

式中：f為要得到的頻率;fi為各個疊加頻率;f0基準(zhǔn)脈沖;rn-(i+1)第n-(i+1)個寄存器。

文中取n=16，所以16個寄存器組成的16位二進(jìn)制數(shù)的范圍就是0000～FFFF。根據(jù)公式(3)、(4)可知，只要f0等于65 536 Hz，那么通過改變二進(jìn)制數(shù)(r15～r0)，輸出f就連續(xù)可調(diào)。該電路也就是脈沖發(fā)生器(step_wave)中的核心電路。

2.3 電機(jī)控制模塊設(shè)計(jì)

一般步進(jìn)電機(jī)的控制器可以通過單片機(jī)來實(shí)現(xiàn)，本文電機(jī)控制模塊是用verilog HDL語言實(shí)現(xiàn)、以IP模塊的形式封裝在SOPC Builder的IP模塊庫中，它是可以被NiosII系統(tǒng)直接調(diào)用的。圖2為電機(jī)控制模塊的設(shè)計(jì)層次圖。

1)脈沖控制器

根據(jù)脈沖控制器要實(shí)現(xiàn)的功能，可以確定脈沖控制器主要是由以下幾個小模塊構(gòu)成：標(biāo)準(zhǔn)頻率產(chǎn)生模塊;總輸出脈沖數(shù)控制模塊;輸出的脈沖個數(shù)寄存器更新模塊。

2)脈沖發(fā)生器

脈沖發(fā)生器的功能是產(chǎn)生需要的脈沖序列，經(jīng)過分析后知道，此部分主要由以下幾個模塊構(gòu)成：

①16 bit計(jì)數(shù)器，脈沖發(fā)生器最終輸出的脈沖其實(shí)是由1/2CLK、1/4CLK、1/8CLK…1/32 768CLK這16種脈沖組合實(shí)現(xiàn)，CLK是由step _control分頻得到基準(zhǔn)時鐘。為了實(shí)現(xiàn)這16種頻率的脈沖，需要16bit的計(jì)數(shù)器。16bit計(jì)數(shù)器的產(chǎn)生16種狀態(tài)，保持16種基頻的狀態(tài)唯一。

②基頻產(chǎn)生模塊，由公式(3)、(4)可知，這16種脈沖其實(shí)是以16bit計(jì)數(shù)器的16種不會重疊的狀態(tài)為條件而產(chǎn)生的。

③脈沖疊加，脈沖疊加模塊，用來把這16種脈沖疊加起來，得到需要合成的輸出。最終合成的輸出控制可由16個兩輸入與門來實(shí)現(xiàn)，一端接輸出脈沖，另一端接對應(yīng)的脈沖個數(shù)寄存器。

3)脈沖分相器

由于是四相步進(jìn)電機(jī)，并以單拍的方式運(yùn)行，所以在最后從脈沖分相器輸出的頻率為四相。CP[3：0]就是最終輸出的四相信號。

3 電機(jī)控制模塊的仿真與驗(yàn)證

1)功能仿真

電機(jī)控制模塊在Quartus II上的綜合結(jié)果如圖3所示，電機(jī)控制模塊是由slave、step_control、step_wave及step_cp 4部分組成。

2)SOPC平臺驗(yàn)證

首先導(dǎo)入的HDL文件是用于描述模塊的硬件邏輯功能。對于電機(jī)控制模塊，導(dǎo)入的文件分別是motor.v、step_control.v、step_wav e.v和step_cp.V，其中motor.V是頂層文件，配置SOPC平臺，如圖4所示。

當(dāng)通過SW開關(guān)設(shè)定不同的值時，相應(yīng)控制電機(jī)的4路脈沖信號就可以通過led顯示出來。同時，利用Quartus II中的signaltap II的對電機(jī)控制模塊仿真如圖5所示。仿真結(jié)果是與實(shí)際設(shè)計(jì)相符的。

4 結(jié)論

根據(jù)控制功能的要求，文中設(shè)計(jì)了步進(jìn)電機(jī)控制模塊，該模塊采用一種脈沖疊加算法，實(shí)現(xiàn)了對步進(jìn)電機(jī)正、反轉(zhuǎn)控制;實(shí)現(xiàn)了對步進(jìn)電機(jī)轉(zhuǎn)動的定位和任意頻率變速。完成了對該模塊向SOPC Builder的標(biāo)準(zhǔn)模塊庫中的封裝。

結(jié)合Avalon總線、Nios II內(nèi)核及其外設(shè)的特點(diǎn)，使用Quartus II和SOPC Builder存Cvclone II上創(chuàng)建了一個遠(yuǎn)程控制的硬件平臺。