LatticeECP4? FPGA系列結合了高性能FPGA結構、高性能I/O和多達16個通道的嵌入式SERDES，帶有相關的物理編碼子層(PCS)邏輯。每個PCS邏輯通道包含專用的發(fā)送和接收電路，用于高速、全雙工的串行數(shù)據(jù)傳輸，傳輸速率高達6 Gbps。每個通道的PCS邏輯可以配置為支持一系列常用的數(shù)據(jù)協(xié)議，包括千兆以太網(wǎng)、XAUI、PCI Express PIPE、SRIO、CPRI、OBSAI、SD-SDI和HD-SDI。此外，基于協(xié)議的邏輯可以全部或部分繞過大量配置，使用戶可以靈活地設計自己的高速數(shù)據(jù)接口。

每個SERDES通道在6 Gbps下的功耗低于175mW，以最低功耗實現(xiàn)了高速串行協(xié)議。內(nèi)置的預加重和均衡電路確保了低BER和高質(zhì)量的眼圖，如下圖所示。

LatticeECP4 SERDES特性和優(yōu)點

多達16個通道的高速SERDES

每通道150 Mbps至6 Gbps數(shù)據(jù)速率

低功耗：每通道175mW@ 6 Gbps

內(nèi)置預加重和均衡用于高級BER

清晰的SERDES眼圖，低抖動

基于Quad的架構，可以在一個quad中混合匹配不同的協(xié)議

全功能嵌入式物理編碼子層(PCS)邏輯支持業(yè)界標準協(xié)議

每個器件多達16個通道的全雙工數(shù)據(jù)支持

一個芯片支持多種協(xié)議

支持常用的基于8b10b的數(shù)據(jù)包協(xié)議

SERDES Only模式允許直接8位或10位接口到FPGA邏輯

兼容CEI-6G

在低成本封裝中實現(xiàn)6G SERDES的業(yè)界先鋒

高價值、低功耗串行協(xié)議解決方案

下表總結了LatticeECP4 SERDES支持的各種協(xié)議以及硬連線MACO通信引擎實現(xiàn)的協(xié)議處理。

CPRI低延遲變化選項

物理編碼子層(PCS)提供了一個低延遲變化選項，實現(xiàn)了更小、更簡潔的CPRI。