摘要：差分跳頻(DFH)是一種新的短波跳頻技術，它主要歸結為一種G函數(shù)算法，這種G函數(shù)集跳頻圖案、信息調制與解調于一體。它的通信機理與常規(guī)跳頻完全不同，較好的解決了數(shù)據(jù)速率和跟蹤、干擾等問題，代表了當前短波通信的一個重要發(fā)展方向。鑒于此，在研究G函數(shù)算法原理的基礎之上，重點對短波差分跳頻信號的發(fā)生器進行基于FPGA的整體優(yōu)化設計，并在軟件和硬件環(huán)境下進行仿真與實現(xiàn)，從而指導工程實踐。
關鍵詞：差分跳頻；G函數(shù)；現(xiàn)場可編程門陣列

0 引言
    短波通信具有通信距離遠、機動靈活、成本低廉等優(yōu)點，而且是一種抗毀性較強的通信方式，因此在多種領域得到了廣泛的應用。隨著跳頻和自適應等新技術的發(fā)展，短波通信的性能也得到進一步的提高。但由于短波信道的特點，一方面，其存在多普勒頻移和多徑效應，嚴重影響短波通信的系統(tǒng)性能，特別是對于短波數(shù)據(jù)傳輸系統(tǒng)，往往達不到較高傳輸速率；另一方面，其頻率資源有限，易受干擾和竊聽，再加上短波通信所使用的媒介，造成短波通信是一個時變、衰落信道，保持良好的通信效果有較高難度。美國Sanders公司推出一種相關跳頻電臺采用的差分跳頻技術在短波信道上實現(xiàn)了跳速為5000hop／s，傳輸速率最低為2400bps，最高可達19200bps的指標，這在傳統(tǒng)的跳頻系統(tǒng)中是很難實現(xiàn)的。采用差分跳頻技術不僅改變了短波電臺由于信道帶寬窄、空中信道時變多徑特性而導致的低速率數(shù)據(jù)傳輸?shù)木置妫覙O大地提高了抗跟蹤干擾的能力，代表了新一代短波通信技術的發(fā)展方向?？紤]到使用FPGA器件進行數(shù)字系統(tǒng)設計，不僅可以簡化設計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性，本文對短波差分跳頻信號的發(fā)生器進行基于FPGA的整體設計。

1 G函數(shù)算法原理
    差分跳頻系統(tǒng)的關鍵技術在于G函數(shù)的實現(xiàn)。差分跳頻G函數(shù)的特點是利用跳頻頻率的相關性來攜帶待發(fā)送的數(shù)據(jù)信息，同時所產(chǎn)生的頻率序列具有良好的隨機性和均勻性。常規(guī)的G函數(shù)表達式為：
   
    式(1)是利用前后跳頻Fn，F(xiàn)n-1之間的相關性來攜帶數(shù)據(jù)信息Dn，如圖1所示。另一種G函數(shù)算法是由前一跳的頻率、m序列和數(shù)據(jù)信息Dn來決定當前的頻率值Fn，如圖2所示，其數(shù)學表達式為：
   
    G是一個特定的函數(shù)，由它決定差分跳頻的算法。由此可見，m序列控制的G函數(shù)算法在相鄰跳變頻率之間通過數(shù)據(jù)序列建立了一定的相關性，亦即相鄰頻率的相關性攜帶了待發(fā)送的數(shù)據(jù)信息，Dn可取1～4bits。

    例如，當傳輸?shù)臄?shù)據(jù)信息Dn取2bits時，對Dn編碼見表1。

    設每跳傳輸2bits，跳頻頻點數(shù)為N=64時，將頻率集K分成4個子集，每個子集包含16個頻點，分別為K1：0～15；K2：16～31；K3：32～47；K4：48～63。
    m序列控制跳頻序列在不同的子集上跳變，控制關系如表2所示。

    m序列的兩位控制數(shù)可以表示為m2m1，則整個頻率集肚的跳變規(guī)律描述如下：
    設傳輸?shù)臄?shù)據(jù)經(jīng)編碼后為D2D1，當前頻點為q，則下一跳頻點q’為：
   
    在滿足表2控制關系的基礎上，如果第刀跳與第n-2跳的頻點相同，則放棄當前m序列的控制作用，將跳頻子集變換，用(q’+N／4)modN代替q’的值。

2 短波差分跳頻系統(tǒng)的信號發(fā)生器的設計
2．1 短波差分跳頻信號發(fā)生器的整體設計
    差分跳頻信號發(fā)生器的功能為根據(jù)傳輸信息數(shù)據(jù)、前一跳的差分跳頻信號頻率控制字、m序列和G函數(shù)規(guī)則產(chǎn)生當前跳的跳頻頻率控制字，由跳頻的頻率控制字來控制數(shù)字頻率合成器，產(chǎn)生對應頻率的數(shù)字差分跳頻信號，最后通過DA轉換模塊變?yōu)槟M差分跳頻信號輸出。
根據(jù)差分跳頻信號產(chǎn)生模塊的功能，并結合FPGA平臺的器件特性，設計的短波差分跳頻信號發(fā)生器的整體結構如圖3所示。

    從圖3可以看出差分跳頻信號發(fā)生器共包含6個關鍵模塊：DCM模塊、G函數(shù)運算模塊、頻率控制字解析模塊、數(shù)字頻率合成模塊、單頻數(shù)字載波提取模塊和DA轉換模塊。各模塊相互協(xié)作，共同實現(xiàn)差分跳頻系統(tǒng)信號發(fā)生器的功能。其中，DCM模塊為其他各模塊、各單元提供不同的時鐘驅動；DA轉換模塊將數(shù)字差分跳頻信號變?yōu)槟M差分跳頻信號輸出。其他關鍵模塊的設計將在下一節(jié)做詳細講述。
2．2 短波差分跳頻信號發(fā)生器的關鍵模塊設計
2．2．1 G函數(shù)運算模塊
    G函數(shù)運算模塊共包括5個功能單元：串并轉換單元、m序列產(chǎn)生單元、m序列控制單元、G函數(shù)運算單元和G函數(shù)校驗單元。
    串并轉換單元對輸入數(shù)據(jù)進行處理，由于數(shù)據(jù)每次只有1bit輸入，因此輸入數(shù)據(jù)經(jīng)串并轉換單元后，可以變?yōu)槊看蝹鬏?bits或4bits數(shù)據(jù)。
    m序列生成單元利用多級線性反饋移位寄存器生成m序列。
    m序列控制單元將每次選取m序列的兩個最高位作為m序列控制位，控制差分跳頻信號頻率控制字所在的子集。
    G函數(shù)運算單元根據(jù)G函數(shù)規(guī)則、m序列的兩位控制位、傳輸?shù)臄?shù)據(jù)信息以及前一跳的跳頻頻率控制字，產(chǎn)生當前跳的跳頻頻率控制字。
    G函數(shù)校驗單元判斷第n跳和n-2跳的跳頻頻率控制字是否相同，如果相同，則放棄當前m序列的控制作用，將跳頻子集變換，用另一個規(guī)則產(chǎn)生當前跳的跳頻頻率控制字。
2．2．2 數(shù)字頻率合成模塊
    數(shù)字頻率合成子模塊共包含8個數(shù)字頻率合成器，用來產(chǎn)生不同頻率的數(shù)字載波信號。差分跳頻信號產(chǎn)生邏輯控制模塊根據(jù)差分跳頻信號頻率控制字產(chǎn)生對應數(shù)字頻率合成單元的控制信號，為節(jié)省輸入輸出端口，在控制信號和時鐘驅動信號的控制下，1個數(shù)字頻率合成單元產(chǎn)生的不同頻率的數(shù)字載波信號經(jīng)過時鐘交疊合并為一路數(shù)字信號，同時生成一個通道交互信號，差分跳頻信號產(chǎn)生邏輯控制子模塊根據(jù)頻率控制字所指定的單一頻率的數(shù)字載波信號所在通道，按通道交互信號進行單一頻率數(shù)字載波信號的提取。
2．2．3 頻率控制字解析模塊和單頻數(shù)字載波提取模塊
    頻率控制字解析單元在輸入時鐘的控制下，將頻率控制字解析，產(chǎn)生數(shù)字頻率合成器選擇控制信號和通道選擇控制信號，同時將通道選擇控制信號發(fā)送給數(shù)字載波信號合并控制單元。數(shù)字載波信號合并控制模塊通過通道交互信號、數(shù)字頻率合成模塊輸出的數(shù)字信號和通道選擇控制信號，在時鐘的驅動下，將數(shù)字載波信號合并為一路信號輸出。最后將數(shù)字信號輸出發(fā)送給DA轉換模塊，將其變?yōu)槟M信號。

3 短波差分跳頻信號發(fā)生器的實現(xiàn)
    本設計采用XILINX公司推出的型號為XC4VSX35-10FF66的FPGA開發(fā)板，利用XILINX公司提供的FPGA開發(fā)工具套件，使用Verilog和VHDL兩種語言編寫完成。
    數(shù)字頻率合成子模塊的8個數(shù)字頻率合成器，每個數(shù)字頻率合成單元生成8路不同頻率的數(shù)字載波信號，共可生成64個不同頻率的數(shù)字載波信號，G函數(shù)的頻率控制字與差分跳頻信號頻率對照表如表3所示。

    圖4為基于FPGA的短波差分跳頻信號發(fā)生器軟件仿真圖，最下方的信號為輸出的數(shù)字差分跳頻信號，由仿真時間可以看出每經(jīng)過200μs輸出的差分跳頻信號頻率發(fā)生一次變化，即實現(xiàn)跳速為5000hop／s。圖5為數(shù)字差分跳頻信號經(jīng)DA轉換后變?yōu)槟M差分跳頻信號的硬件測試結果，其中(a)為示波器顯示圖，(b)為頻譜分析儀顯示圖。

4 結束語
    短波差分跳頻通信系統(tǒng)為高速率短波傳輸提供了一種新的方法。差分跳頻體制集調制、解調和跳頻圖案于一體，是一種特殊的調制解調方式，具有數(shù)字化程度高、極易實現(xiàn)高跳速和高數(shù)據(jù)率、抗跟蹤干擾能力強等優(yōu)點。本文在介紹差分跳頻G函數(shù)算法原理基礎之上，對短波差分跳頻信號發(fā)生器進行了基于FPGA的整體系統(tǒng)優(yōu)化設計，并分別在軟件和硬件環(huán)境下進行了仿真與實現(xiàn)。