摘要：定時(shí)同步是高速數(shù)據(jù)傳輸?shù)年P(guān)鍵技術(shù)也是難點(diǎn)問題。在對鎖相環(huán)數(shù)字化設(shè)計(jì)、DDS原理結(jié)構(gòu)和參數(shù)設(shè)計(jì)進(jìn)行研究的基礎(chǔ)上，提出了一種基于DDS的高速定時(shí)同步方法，對該定時(shí)同步方法的原理結(jié)構(gòu)框圖進(jìn)行了詳細(xì)的論述，對具體參數(shù)進(jìn)行了設(shè)計(jì)。采用這種定時(shí)同步方法的高速解調(diào)器進(jìn)行了原理實(shí)驗(yàn)測試，取得了滿意的結(jié)果，所提出的定時(shí)同步方法對高速數(shù)據(jù)傳輸方案設(shè)計(jì)提供了參考。
關(guān)鍵詞：定時(shí)同步；鎖相環(huán)；高速傳輸；DDS

0 引言
    在數(shù)字通信系統(tǒng)中，定時(shí)同步是接收機(jī)必須完成的一個(gè)重要工作，定時(shí)同步的好壞直接影響到數(shù)字接收機(jī)的性能。高速數(shù)據(jù)傳輸對定時(shí)同步提出了新要求，同步算法結(jié)構(gòu)必須簡單有效以降低器件速度限制。
    定時(shí)同步通常采用3種基本方式實(shí)現(xiàn)：模擬方式、數(shù)字方式和混合方式。鑒于模擬電路所固有的穩(wěn)定性差、一致性差等問題，模擬方式目前已經(jīng)很少使用。數(shù)字方式采用一個(gè)獨(dú)立于發(fā)送端的時(shí)鐘對接收信號進(jìn)行直接采樣，然后通過插值運(yùn)算得到信號在最佳判決時(shí)刻的近似值。數(shù)字方式對采樣率要求較高，通常要求采樣率是符號速率4倍以上，對ADC有較高的要求。混合方式通過提取接收信號中的時(shí)鐘誤差信息來調(diào)整ADC采樣時(shí)鐘，實(shí)現(xiàn)定時(shí)同步時(shí)鐘恢復(fù)。混合方式具備數(shù)字方式結(jié)構(gòu)可靠、成本低、處理靈活等優(yōu)點(diǎn)，同時(shí)降低了對ADC的要求，采樣率只需要2倍符號速率，是高速定時(shí)同步的較好選擇。
    所提出的高速定時(shí)同步方法采用了混合方式。ADC的采樣時(shí)鐘由DDS產(chǎn)生，DDS相當(dāng)于鎖相環(huán)中的VCO。鎖相環(huán)的鑒相器、環(huán)路濾波是全數(shù)字的，在FPGA內(nèi)實(shí)現(xiàn)。定時(shí)同步是通過鎖相環(huán)閉環(huán)調(diào)整實(shí)現(xiàn)的。

1 定時(shí)同步數(shù)字鎖相環(huán)路設(shè)計(jì)
    定時(shí)同步環(huán)路采用理想二階鎖相環(huán)。鎖相環(huán)由鑒相器、環(huán)路濾波器、壓控振蕩器(VCO)組成。理想二階環(huán)的鑒相器增益表示為Kd。環(huán)路濾波器傳遞函數(shù)為：
    F(s)=K1+K2／s       (1)
    式中：K1為環(huán)路濾波器比例通路的增益系數(shù)；K2為環(huán)路濾波器積分通路的增益系數(shù)。
    壓控振蕩器的傳遞函數(shù)為：
    V(s)=Ko／s          (2)
    式中Ko為VCO的增益。
    由式(1)，式(2)可得到理想二階環(huán)的傳遞函數(shù)：

    根據(jù)脈沖響應(yīng)不變法，由式(3)可得到理想二階鎖相環(huán)的數(shù)字域原理框圖如圖1所示。

    圖1中環(huán)路濾波器的兩個(gè)參數(shù)C1，C2計(jì)算式為：
   
    式中：ts為采樣周期。
    阻尼系數(shù)為固定值通常取ζ=0．707，無阻尼固有頻率ωn的取值根據(jù)鎖相環(huán)頻率捕獲范圍確定，可取為與要求捕獲頻率相近的值。由式(4)計(jì)算出C1和C2即完成理想二階數(shù)字鎖相環(huán)的參數(shù)設(shè)計(jì)。

2 直接數(shù)字頻率合成
    直接數(shù)字頻率合成(DDS)用于實(shí)現(xiàn)鎖相環(huán)的VCO。DDS的原理如圖2所示。

    DDS由相位累加器、正弦表、DAC和濾波器組成。相位累加器長度為N位，顯然2N相當(dāng)于360°(2π rad)。DDS是以系統(tǒng)時(shí)鐘頻率fs對相位進(jìn)行等間隔的采樣，每個(gè)系統(tǒng)時(shí)鐘周期Ts輸出頻率fo的相位增量為FW×2π／2N。完成一整周正弦輸出需要2π／(FW×2π／2N)，即2N／FW個(gè)系統(tǒng)時(shí)鐘周期，可以得到輸出頻率：
   
    由式(5)可知，相位累加器的長度N越大，DDS的頻率分辨率越高。如果將相位累加器全部字長作為正弦表的地址將會(huì)占用很大的存儲空間，一般只選取最高的W位。這樣既獲得了高的頻率分辨，又節(jié)省了存儲空間。正弦表的輸出經(jīng)DAC變?yōu)槟M信號，再由濾波器濾除DAC采樣時(shí)鐘的諧波得到期望的輸出頻率fo。
    目前DDS技術(shù)已經(jīng)比較成熟，已有很多DDS芯片可供選持。AD9912是AnaLog Devices的高性能DDS器件，其系統(tǒng)時(shí)鐘高達(dá)1 GHz，相位累加器高達(dá)48位。由式(5)可知其頻率分辨優(yōu)于4μHz，足夠滿足一般通信系統(tǒng)定時(shí)同步的要求。

3 基于DDS的定時(shí)同步方法
    高速數(shù)據(jù)傳輸?shù)臄?shù)據(jù)速率為300 Mb／s，調(diào)制體制采用QPSK。QPSK兼顧了頻率效率和帶寬效率，是高速數(shù)據(jù)傳輸中應(yīng)用最廣泛的調(diào)制體制。鎖相環(huán)的鑒相器采用Gardner算法。Gardher算法提取時(shí)鐘誤差獨(dú)立于載波相位，即定時(shí)同步時(shí)不需先進(jìn)行載波同步。Gardner算法每個(gè)符號只需兩個(gè)采樣點(diǎn)，即只要求采樣速率是符號速率的兩倍。QPSK的Gardner定時(shí)誤差表達(dá)式為：
   
    式中：y1(r)，yQ(r)表示I，Q兩路第r個(gè)符號判決時(shí)刻樣點(diǎn)值；y1(r-1／2)，yQ(r-1／2)表示介于第r個(gè)符號和第r-1個(gè)符號中間的樣點(diǎn)值。
    基于DDS的高速定時(shí)同步原理框圖如圖3所示。

    中頻輸入與本振在正交解調(diào)器內(nèi)混頻解出QPSK的I，Q兩條支路信號。QPSK每條支路的數(shù)據(jù)速率為其總速率的1／2，故I，Q的速率為150 Mb／s。ADC對I，Q兩路分別采樣，采樣時(shí)鐘頻率為300MHz(支路數(shù)據(jù)速率的2倍)，采樣時(shí)鐘由DDS產(chǎn)生。ADC采樣后的信號送到FPGA進(jìn)行處理，F(xiàn)PGA選為Xilinx公司Virtex-5系列中的XC5VSX95T，其內(nèi)部豐富的DSP資源適合算法實(shí)現(xiàn)。在FPGA內(nèi)，I，Q采樣信號首先進(jìn)行平方根升余弦匹配濾波，然后送到Gardner鑒相器提取相位誤差。相位誤差累加后以較低的100kHz速率送給環(huán)路濾波器進(jìn)行更新。選ζ=0．707，ωn=100Hz，由式(4)可汁算出環(huán)路濾波器的參數(shù)C1和C2。環(huán)路濾波器輸出的頻率控制字送到DDS調(diào)整其輸出采樣時(shí)鐘相位完成定時(shí)同步環(huán)路的閉環(huán)控制。

4 結(jié)論
    定時(shí)同步是高速數(shù)據(jù)傳輸?shù)囊豁?xiàng)關(guān)鍵技術(shù)。在對鎖相環(huán)和DDS原理分析的基礎(chǔ)上提出了基于DDS的高速定時(shí)同步方法，采用該方法設(shè)計(jì)了300Mb／s解調(diào)器進(jìn)行實(shí)驗(yàn)測試，取得了滿意的結(jié)果?；?strong>DDS的高速定時(shí)同步方法也適用于更高速率的數(shù)據(jù)解調(diào)，為高速數(shù)據(jù)傳輸方案設(shè)計(jì)提供了參考。