去耦電容和旁路電容是保障電源穩(wěn)定性和信號完整性的核心元件。盡管它們的原理和作用常被討論，但實際布局中的細(xì)節(jié)往往決定成敗。

PCB設(shè)計過程中，你是否經(jīng)歷過這樣的情景?電路板上分散大小不同的許多電容，較低阻抗電源也已連接到地，卻依然不知道到底——需要多少電容。你是否想過，或許是因為我們忽略了使用去耦的目的?許多相關(guān)文獻(xiàn)表明，必須使用大小不同的許多電容來降低功率傳輸系統(tǒng)(PDS)的阻抗，但這并不完全正確。相反，僅需選擇正確大小和正確種類的電容就能降低PDS阻抗。

去耦電容

去耦電容用于濾除輸出信號的干擾，通常用于不需要交流電的放大器電路中，用來消除自激，使放大器溫度工作。在嘈雜的環(huán)境中，電磁波會在導(dǎo)體中感應(yīng)出電壓信號，影響回路中的元器件，而在數(shù)字電路中國，由于關(guān)鍵位置的干擾，器件容易產(chǎn)生錯誤信號，從而引起錯誤的動作。去耦電容可以減少上述情況，去耦電容一般放置在元器件的電源處，以減少布線阻抗對濾波效果的影響，大多數(shù)去耦電容都是陶瓷電容，其值的電壓信號最快的上升和下降速度決定。

去耦電容的作用

1、去除高頻：去耦電容主要用于去除通過電磁輻射進(jìn)入設(shè)備的射頻信號等高頻干擾。去耦電容提供和吸收集成電路開合時的瞬時充放電能量，繞過了設(shè)備的高頻噪聲。從微觀上看，高頻器件工作時，其電流是不連續(xù)的，頻率很高，器件VCC與主電源之間有一定的距離。在高頻下，阻抗Z為：而且線路的電感也會很大，不能及時給設(shè)備供電。去耦電容可以彌補(bǔ)這一點不足。

2、為有源器件提供直流電源：當(dāng)有源器件打開和關(guān)閉時，會產(chǎn)生高頻噪聲并沿電源線傳輸。去耦電容的主要作用是為有源器件提供本地直流電源，以減少PCB板上開關(guān)噪聲的傳播，并將噪聲引至地。

一、基礎(chǔ)概念與核心作用

去耦電容：主要用于抑制電源電壓波動，為芯片提供瞬態(tài)電流補(bǔ)償。例如，當(dāng)芯片突然需要大電流時，去耦電容能快速補(bǔ)充電荷，避免電源軌電壓跌落。

旁路電容：針對高速數(shù)字電路(信號上升/下降時間短、主頻>500kHz)，吸收高頻噪聲和浪涌電壓，防止干擾通過電源路徑傳播。

二、布局五大黃金原則

1. 流經(jīng)原則：電流路徑必須優(yōu)先經(jīng)過電容

? 錯誤做法：電源先進(jìn)入芯片引腳，再通過電容接地。

? 正確方案：電容應(yīng)緊鄰電源引腳，電流路徑為：電源輸入→電容→芯片。此設(shè)計可最小化回路電感，提升瞬態(tài)響應(yīng)速度。

2. 順序原則：先大后小，分級濾波

? 容量搭配：例如10μF電解電容(低頻儲能)+0.1μF陶瓷電容(高頻濾波)。大電容負(fù)責(zé)低頻噪聲抑制，小電容應(yīng)對高頻干擾。

? 布局順序：大電容距離芯片稍遠(yuǎn)(如2-3cm)，小電容緊貼引腳。避免大小電容并聯(lián)時因寄生電感形成諧振。

3. 就近原則：小電容必須貼緊引腳

? 關(guān)鍵數(shù)據(jù)：電容與引腳的距離每增加1cm，回路電感增加約10nH。對于0.1μF電容，超過2cm的走線會導(dǎo)致其自諧振頻率降至10MHz以下，失去高頻濾波能力。

? 操作建議：0402封裝電容的引腳焊盤與芯片電源引腳間距≤0.3mm，走線寬度≥0.2mm以降低阻抗。

4. 共地原則：統(tǒng)一參考平面，拒絕過孔“斷鏈”

? 錯誤案例：多顆電容分別通過不同過孔接地，導(dǎo)致地電位不一致。

? 正確方案：所有電容的接地端連接至同一層完整地平面，優(yōu)先使用通孔(via)直接連接，避免過孔串聯(lián)。實測表明，共地設(shè)計可使噪聲抑制效率提升40%。

5. 一對一原則：每個電源引腳獨立配置

? 典型錯誤：多個電源引腳共用一個電容。

? 后果：當(dāng)某引腳電流突變時，其他引腳的電容無法及時響應(yīng)，導(dǎo)致電壓波動。

? 解決方案：即使同一芯片的相鄰電源引腳，也應(yīng)分別配置獨立電容，間距建議≤1mm。

三、模擬電路的特殊處理

對于運(yùn)放、ADC等模擬芯片，旁路電容需遵循更嚴(yán)苛的規(guī)則：

獨立供電路徑：每級運(yùn)放的電源引腳必須配置獨立電容，避免級間串?dāng)_。

磁珠隔離：在多級運(yùn)放的電源路徑中串聯(lián)磁珠(如100Ω@100MHz)，可抑制高頻噪聲跨級傳播。

布局隔離：模擬電源區(qū)域與數(shù)字電源區(qū)域需用隔離帶(如0.5mm寬地線)分割，防止噪聲耦合。

四、高頻場景優(yōu)化方案

超高頻噪聲抑制(>100MHz)

? 采用0.01μF陶瓷電容(X7R材質(zhì))，其自諧振頻率可達(dá)500MHz以上。

? 在芯片電源引腳與地之間并聯(lián)多個不同容值電容(如0.01μF+0.1μF+1μF)，覆蓋全頻段噪聲。

電源完整性強(qiáng)化

? 使用帶屏蔽層的電容(如Murata GRM系列)，減少電場輻射。

? 在PCB頂層和內(nèi)層分別布置電容，形成立體濾波網(wǎng)絡(luò)。

疊層架構(gòu)與去耦電容協(xié)同設(shè)計

六層板疊層優(yōu)化

推薦采用非對稱疊層結(jié)構(gòu)(Top-GND-Sig1-Power-Sig2-GND)，通過雙地平面形成電磁屏蔽層。關(guān)鍵參數(shù)設(shè)計包括：

電源層與相鄰地平面間距：0.2mm(FR4材料)

信號層微帶線阻抗：50Ω±5%(采用SI9000場求解工具驗證)

跨層過孔背鉆深度：控制在板厚±10%以內(nèi)

去耦電容分級布局

建立三級去耦體系實現(xiàn)全頻段覆蓋：

芯片級：0402封裝1nF MLCC(諧振頻率2.4GHz)緊貼BGA引腳，間距≤1mm

模塊級：0603封裝10nF+100nF組合，形成100MHz-1GHz帶通濾波

系統(tǒng)級：3216封裝4.7μF鉭電容，抑制10MHz以下低頻紋波

電源平面諧振抑制關(guān)鍵技術(shù)

平面腔體諧振建模

電源-地平面構(gòu)成的諧振腔在特定頻率產(chǎn)生駐波，某6層板實測數(shù)據(jù)表明：

平面尺寸120×80mm時，基模諧振頻率為780MHz

二次諧波諧振頻率達(dá)1.56GHz，與5G NR n78頻段重合

諧振點處噪聲幅值增加15dB，導(dǎo)致誤碼率上升3個數(shù)量級

動態(tài)抑制方法

腔體結(jié)構(gòu)重構(gòu)

在諧振區(qū)域?qū)嵤┲悄芡诳眨?

挖空面積與諧振區(qū)1:1映射

邊緣采用漸變齒狀結(jié)構(gòu)，降低Q值

某毫米波雷達(dá)案例中，780MHz噪聲衰減達(dá)22dB

分布式電容陣列

在電源平面關(guān)鍵節(jié)點植入嵌入式電容：

采用AVX LSC系列薄型電容(0.5mm厚度)

陣列間距λ/10(780MHz對應(yīng)38mm間距)

降低平面阻抗峰值35%

三維布局優(yōu)化與工藝控制

過孔陣列優(yōu)化

雙面過孔設(shè)計：每個電容焊盤兩側(cè)布置0.2mm微孔

過孔深度比：1:1.2(頂層-內(nèi)層)

背鉆殘留段差：≤50μm，減少樁效應(yīng)

某112Gbps光模塊實測顯示，優(yōu)化后插入損耗降低0.8dB/inch@28GHz，同時將諧振峰位移至工作頻帶外。

材料與工藝創(chuàng)新

低損耗介質(zhì)：Nelco N4000-13EPSI(Dk=3.2，Df=0.002)

銅箔粗糙度控制：RTF銅箔Rz≤2μm

激光直接成像(LDI)：線寬公差±3μm

系統(tǒng)級驗證體系

量產(chǎn)控制標(biāo)準(zhǔn)

阻抗測試：TDR檢測公差±5%

諧振掃描：VNA頻響檢測(0.1-10GHz)

熱循環(huán)測試：-55℃~125℃ 1000次循環(huán)后阻抗漂移≤10%

通過上述創(chuàng)新，六層PCB的電源噪聲容限有望從±5%提升至±2%，為6G通信與AI算力芯片提供基礎(chǔ)支撐。