在現(xiàn)代電子系統(tǒng)中，集成電路(IC)的性能對于整個系統(tǒng)的功能和可靠性起著至關重要的作用。而確保電源以低阻抗進入 IC 是維持其良好性能的關鍵因素之一。電源去耦作為一種重要手段，能夠有效減少電源噪聲和紋波，保持電源的穩(wěn)定性，從而為 IC 提供純凈、低阻抗的電源輸入。

集成電路的電源需求與挑戰(zhàn)

諸如放大器、轉(zhuǎn)換器等模擬集成電路，往往具有至少兩個或更多的電源引腳。對于單電源器件，其中一個引腳一般連接到地。像 ADC 和 DAC 這類混合信號器件，可能會有模擬和數(shù)字電源電壓以及 I/O 電壓。數(shù)字 IC 如 FPGA，也可能具備多個電源電壓，例如內(nèi)核電壓、存儲器電壓和 I/O 電壓等。IC 數(shù)據(jù)手冊詳細規(guī)定了每路電源的允許范圍，包括推薦工作范圍和最大絕對值，為保證 IC 正常工作和防止損壞，必須嚴格遵循這些限制。

然而，現(xiàn)實中由于噪聲或電源紋波導致的電源電壓微小變化，即便仍處于推薦工作范圍內(nèi)，也可能致使器件性能下降。以放大器為例，微小的電源變化會引發(fā)輸入和輸出電壓的細微變動。放大器對電源電壓變化的靈敏度通常用電源抑制比(PSRR)來量化，其定義為電源電壓變化與輸出電壓變化的比值。典型高性能放大器(如 OP1177)的 PSR 隨頻率以大約 6dB/8 倍頻程(20dB/10 倍頻程)下降。盡管在直流下 PSRR 可達 120dB，但在較高頻率下會迅速降低，此時電源線路上過多的無用能量會直接耦合至輸出。若放大器驅(qū)動負載，且電源軌上存在無用阻抗，負載電流會調(diào)制電源軌，進而增加交流信號中的噪聲和失真。對于數(shù)據(jù)轉(zhuǎn)換器和其他混合信號 IC，雖然數(shù)據(jù)手冊可能未給出實際的 PSRR，但其性能同樣會因電源上的噪聲而降低。電源噪聲還會以多種方式影響數(shù)字電路，如降低邏輯電平噪聲容限，因時鐘抖動產(chǎn)生時序錯誤等。

電源去耦的工作原理

在典型的 4 層 PCB 設計中，通常包含接地層、電源層、頂部信號層和底部信號層。表面貼裝 IC 的接地引腳通過引腳上的過孔直接連接到接地層，以最大程度減少接地連接中的無用阻抗。電源軌一般位于電源層，并被路由到 IC 的各個電源引腳。IC 內(nèi)產(chǎn)生的電流(表示為 IT)，流過走線阻抗 Z 會導致電源電壓 VS 發(fā)生變化，根據(jù) IC 的 PSR，這會引發(fā)各種性能降低問題。

通過使用盡可能短的連接，將合適類型的局部去耦電容直接連接在電源引腳和接地層之間，可最大程度降低對功率噪聲和紋波的靈敏度。去耦電容在這里充當瞬態(tài)電流的電荷庫，將瞬態(tài)電流直接分流到地，從而在 IC 上維持恒定的電源電壓。雖然回路電流路徑通過接地層，但由于接地層阻抗較低，一般不會產(chǎn)生明顯的誤差電壓。

高頻去耦電容必須盡可能靠近芯片，否則連接走線的電感將對去耦的有效性產(chǎn)生負面影響。例如，在圖 3 左側(cè)的配置中，電源引腳和接地連接都很短，是較為有效的去耦方式;而在圖 3 右側(cè)，PCB 走線內(nèi)的額外電感和電阻會降低去耦方案的有效性，并且增加的封閉環(huán)路可能會引發(fā)干擾問題。

去耦電容的選擇與布局

去耦電容的類型與特性

低頻噪聲去耦通常采用電解電容(典型值為 1μF 至 100μF)，作為低頻瞬態(tài)電流的電荷庫。而將低電感表面貼裝陶瓷電容(典型值為 0.01μF 至 0.1μF)直接連接到 IC 電源引腳，則可最大程度抑制高頻電源噪聲。所有去耦電容要發(fā)揮作用，必須直接連接到低電感接地層，且此連接需要短走線或過孔，以將額外串聯(lián)電感降至最低。

不同類型的電容，其特性有所不同。陶瓷電容具有較低的等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)，價格也較為便宜，是常用的去耦電容。鉭電容的 ESR 和 ESL 適中，但電容 / 體積比較高，常用于更高值的旁路電容，以補償電源線上的低頻變化。需要注意的是，對于陶瓷和鉭電容，較大的封裝通常意味著較高的 ESL。

去耦電容的自諧振頻率

實際的去耦電容并非理想元件，其阻抗特性會隨頻率變化。由于 ESL 的存在，在某個頻率下電容的阻抗會隨著頻率開始上升，這個頻率點被稱為自諧振頻率點。在自諧振頻率點之前，電容呈容性，能有效去耦;高于自諧振頻率時，電容呈現(xiàn)感性，去耦作用下降。例如，0.1μF、封裝為 0603 的陶瓷電容器，具有 850pH 的 ESL 和 50mΩ 的 ESR，其阻抗特性在不同頻率下表現(xiàn)不同。1μF 的鉭電容器，ESL 為 2200pH，ESR 為 1.5Ω，由于其較高的電容值，開始時阻抗低于陶瓷電容，但較高的 ESR 和 ESL 使得其阻抗在 100kHz 附近變平，在 1MHz - 10MHz 高于陶瓷電容的阻抗，在 10MHz 附近高出陶瓷電容阻抗 10 倍。所以，若電路中的噪聲頻率在 10MHz 左右，0.1μF 的陶瓷電容去耦效果優(yōu)于 1μF 的鉭電容。若要旁路更高頻率的噪聲，需選擇更低 ESL 的電容，即更小封裝的電容。

去耦電容的布局原則

在布局去耦電容時，要遵循最小化電阻和電感的原則。去耦電容應盡可能靠近 IC 的電源引腳，以縮短電流路徑，減少高頻下阻礙性能的電感效應。在多電容去耦的電路中，對于對電源穩(wěn)定要求極為苛刻的電路，如 GSM 的電源，需要多個不同容量和種類的電容。其中，越小的電容應越靠近 GSM 的電源腳，例如 C24 是 8.2pF，離 GSM 最近，C19 是 100nf，離 GSM 較遠，最遠的則是容量最大的 330uf 的鉭電容。此外，去耦電容通過過孔與地連通的方式也會影響去耦效果，需綜合考慮各種因素進行折衷選擇。

其他去耦元件與方法

鐵氧體磁珠(以鎳、鋅、錳的氧化物或其他化合物制造的絕緣陶瓷)也可用于電源濾波器中去耦。在低頻下(<100kHz)，鐵氧體呈感性，對低通 LC 去耦濾波器有用;在 100kHz 以上，鐵氧體呈阻性(低 Q)。鐵氧體阻抗與材料、工作頻率范圍、直流偏置電流、匝數(shù)、尺寸、形狀和溫度等因素有關。鐵氧體磁珠并非在所有情況下都必需，但它能增強高頻噪聲隔離和去耦效果，不過在運算放大器驅(qū)動高輸出電流時，可能需要驗證磁珠不會飽和，因為當鐵氧體飽和時，會變?yōu)榉蔷€性，失去濾波特性。

總結(jié)

通過電源去耦保持電源進入集成電路的低阻抗對于 IC 的性能至關重要。合理選擇去耦電容的類型、容量和封裝，并進行恰當?shù)牟季郑瑫r結(jié)合其他去耦元件和方法，能夠有效減少電源噪聲和紋波，為 IC 提供穩(wěn)定、低阻抗的電源輸入，從而確保 IC 乃至整個電子系統(tǒng)的穩(wěn)定、可靠運行。在實際的電路設計和 PCB 布局中，應嚴格遵循相關原則和 IC 數(shù)據(jù)手冊的建議，以實現(xiàn)最佳的電源去耦效果。