在設(shè)計(jì)高速模擬數(shù)字轉(zhuǎn)換器(ADCS)時(shí)的許多討論中,ADC采樣時(shí)鐘的影響對(duì)滿足特定的設(shè)計(jì)要求至關(guān)重要。對(duì)于ADC的采樣時(shí)鐘,有幾個(gè)指標(biāo)可以理解,因?yàn)檫@些指標(biāo)將直接影響ADC的性能,特別是信噪比。

在本文中,我們將探索許多實(shí)驗(yàn)和權(quán)衡，并尋求在工作臺(tái)上證明它們，以使您更好地了解下一個(gè)ADC時(shí)鐘設(shè)計(jì)。

平衡和它們對(duì)ADC性能的意義

我們使用了一個(gè)評(píng)估模塊,其中包括三臺(tái)信號(hào)發(fā)生器,提供從ADC需要的不同信號(hào)。 模擬輸入和時(shí)鐘輸入都被10兆赫參考信號(hào)鎖定,并使用帶通濾波器進(jìn)行濾波,以消除來(lái)自信號(hào)發(fā)生器的任何不必要的噪音和虛假信號(hào)。

當(dāng)試圖最大限度地提高一個(gè)高速轉(zhuǎn)換器設(shè)計(jì)的性能時(shí),有許多權(quán)衡。讓我們先從源開(kāi)始:在實(shí)驗(yàn)室中用作采樣時(shí)鐘源的信號(hào)發(fā)生器。在實(shí)驗(yàn)中,我們使用了一個(gè)25兆赫的時(shí)鐘或一個(gè)輸出功率為+10dbm的信號(hào)發(fā)生器。我們?cè)谙嗤臈l件下配置了每個(gè)信號(hào)發(fā)生器,以了解相對(duì)相位噪聲對(duì)轉(zhuǎn)換器性能的影響。

然后,我們記錄25MSP的ADC與不同的信號(hào)發(fā)生器顯示，對(duì)于每種測(cè)試源,我們將時(shí)鐘常數(shù)保持在+10dbm,并將模擬輸入頻率(FIN)從2兆赫掃至30兆赫。在每一個(gè)頻率點(diǎn),在測(cè)量分貝的信噪比值之前,我們將信號(hào)發(fā)生器的輸出功率水平調(diào)整為-1分貝。為了保持實(shí)驗(yàn)的一致性,我們一直使用性能最高的信號(hào)源為模擬輸入源。

當(dāng)模擬頻率增加時(shí),信噪比開(kāi)始下降并惡化。這個(gè)術(shù)語(yǔ)被稱(chēng)為"振動(dòng)限制",意思是說(shuō)在某一點(diǎn)上,ADC的時(shí)鐘源、時(shí)鐘信號(hào)鏈或兩者都將開(kāi)始支配轉(zhuǎn)換器的整體性能,導(dǎo)致ADC在操作帶有噪音較高的時(shí)鐘源的轉(zhuǎn)換器時(shí)的信噪比下降。

如你所見(jiàn),每個(gè)信號(hào)發(fā)生器的相位噪聲貢獻(xiàn)隨著模擬輸入頻率的增加而略有不同,而在較低的模擬輸入頻率,相位噪聲的影響較小。

時(shí)鐘的轉(zhuǎn)軸速率是影響ADC性能的另一個(gè)特征。沖擊邊緣的沖擊率越高,減少顫抖的可能性就越好。當(dāng)采樣時(shí)鐘邊緣穿過(guò)ADC的采樣閾值時(shí),最小化時(shí)鐘邊緣的時(shí)間不確定性也很重要。

當(dāng)使用高性能的信號(hào)時(shí)鐘源和低性能的信號(hào)時(shí)鐘源時(shí),ADC的采樣時(shí)鐘轉(zhuǎn)換速率與ADC的性能之間的關(guān)系。如圖所示,當(dāng)將25個(gè)MSP時(shí)鐘源的幅值從+10dbm降至-15dbm,并維持5兆赫和30兆赫模擬輸入頻率的恒定輸出功率水平時(shí),當(dāng)時(shí)鐘信號(hào)源變?yōu)?5dbm或更小時(shí),信噪比開(kāi)始下降。

請(qǐng)記住,每個(gè)ADC都有自己的敏感度;因此,+5DBM并不涵蓋所有情況。它只適用于這個(gè)ADC測(cè)試案例,以證明時(shí)鐘源上的更敏銳的速度可以幫助您從ADC中獲得最好的信噪比。

采用統(tǒng)計(jì)權(quán)衡 為了 預(yù)期ADC性能

相位噪聲曲線對(duì)噪聲的影響最大的因素之一是噪聲地面,也被稱(chēng)為寬帶噪聲。如果一個(gè)源比另一個(gè)源有更高的噪聲底板,那么,噪聲底板較高的源會(huì)增加相位噪聲曲線下的面積,從而增加指定集成帶寬的振動(dòng)值(注意,振動(dòng)是相位噪聲的積分)。

一般來(lái)說(shuō),帶寬濾波器可以幫助降低時(shí)鐘信號(hào)的寬帶噪聲和/或模擬輸入信號(hào)源。它們本身也會(huì)過(guò)濾掉不需要的偽信號(hào),即使是高性能、低噪音的信號(hào)發(fā)生器也會(huì)產(chǎn)生這種偽信號(hào)。

ADC的信噪比模擬輸入頻率的性能,使用相同的三個(gè)信號(hào)發(fā)生器為采樣時(shí)鐘--包括過(guò)濾和未過(guò)濾的情況。你可以清楚地看到當(dāng)使用一個(gè)濾波器輸出的信號(hào)發(fā)生器用于時(shí)鐘。當(dāng)將濾波器應(yīng)用于一個(gè)性能較低的信號(hào)發(fā)生器時(shí),這種情況也是一樣的,它具有較高的噪聲底板,其中固有的相位噪聲開(kāi)始時(shí)是相當(dāng)?shù)偷摹?

到目前為止,我們已經(jīng)使用信號(hào)發(fā)生器來(lái)演示各種計(jì)時(shí)信號(hào)的權(quán)衡。然而,在現(xiàn)實(shí)世界中,大多數(shù)設(shè)計(jì)師將選擇一個(gè)特定的計(jì)時(shí)設(shè)備為他們的ADC設(shè)計(jì)。在某些情況下,設(shè)計(jì)者甚至可能希望使用一個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)為ADC的采樣時(shí)鐘,盡管我們不建議在鈦,因?yàn)樽鳛闀r(shí)鐘使用的燃料門(mén)陣列與其他計(jì)時(shí)設(shè)備相比有很大的震動(dòng)。

為了進(jìn)一步解釋FPGA時(shí)鐘對(duì)ADC性能的影響, 在與其他時(shí)鐘設(shè)備一起對(duì)ADC輸出時(shí)鐘進(jìn)行時(shí)鐘控制時(shí)對(duì)ADC的信噪比性能的影響。具有較高相位噪聲和較高噪聲的時(shí)鐘源可以顯著影響轉(zhuǎn)換器的性能。

為了實(shí)現(xiàn)ADC的數(shù)據(jù)表的信噪比,您可能需要考慮幾個(gè)權(quán)衡來(lái)優(yōu)化應(yīng)用程序的計(jì)時(shí)信號(hào)鏈。這可能包括使用被動(dòng)巴倫實(shí)現(xiàn),而不是主動(dòng)裝置,因?yàn)楸粍?dòng)巴倫會(huì)引入較少的噪音到ADC或系統(tǒng)。雖然被動(dòng)裝置會(huì)帶來(lái)更清潔的性能,但它們有時(shí)有空間和成本的缺點(diǎn)。

正如我們?cè)诒疚拈_(kāi)頭提到的那樣,具有高速率的快速上升信號(hào)--例如低壓正電子耦合邏輯(LVPELL)或時(shí)態(tài)邏輯(CML)--比低壓差動(dòng)信號(hào)(LVDS)具有更好的ADC性能。不同風(fēng)格的接口也更好,因?yàn)樗鼈儽旧砭涂梢韵魏喂餐Ｊ降脑肼?。配置單端低壓互補(bǔ)金屬氧化物半導(dǎo)體(LVCMOS)信號(hào)的時(shí)鐘器件輸出,降低了ADC的信噪比性能。

選擇正確的時(shí)鐘

提供一個(gè)干凈的,高速度時(shí)鐘源是最大化任何ADC性能至關(guān)重要的。當(dāng)使用千兆秒ADC或任何高速ADC進(jìn)行設(shè)計(jì)時(shí),這些基本原理也能得到很好的解釋,盡管本文中的所有實(shí)驗(yàn)案例都是在千兆秒范圍內(nèi)。

了解相位噪聲和振動(dòng)之間的區(qū)別也是最重要的。確保將集成帶寬上限設(shè)置為至少FS--我們建議是采樣頻率的兩倍--來(lái)捕捉采樣記錄源造成的震動(dòng)的噪聲地面。請(qǐng)記住,寬帶噪音地面是最大的噪音貢獻(xiàn)者相位噪音和震動(dòng)計(jì)算,這對(duì)ADC的信噪比影響最大。

選擇正確的時(shí)鐘有助于實(shí)現(xiàn)ADC的預(yù)期性能,因?yàn)椴⒎撬械臅r(shí)鐘設(shè)備、振蕩器和信號(hào)源都是平等的。適當(dāng)時(shí)過(guò)濾時(shí)鐘,以幫助打假,降低寬帶噪聲,或兩者。然而,使用濾波器時(shí)可能會(huì)有權(quán)衡,因?yàn)闉V波器可以降低計(jì)時(shí)邊緣的速率。

遠(yuǎn)離ppga時(shí)鐘。我們知道--這是簡(jiǎn)單的設(shè)計(jì)和實(shí)現(xiàn)在燃料元件板織物,是一個(gè)低成本的選擇。但是,如果ADC的SRR性能是你設(shè)計(jì)中的優(yōu)先事項(xiàng),他們就沒(méi)有所需要的性能。

選擇正確的計(jì)時(shí)接口也很重要。差動(dòng)信號(hào)是抑制共模噪聲和干擾時(shí)鐘信號(hào)的關(guān)鍵。使用LVPEL-或CML風(fēng)格的接口,以獲得最好的傳輸信號(hào)質(zhì)量,而不是LVDS或單端LVCMOS時(shí)鐘信號(hào)接口。