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[導(dǎo)讀]通過本次合作,雙方將共同創(chuàng)建由eFPGA賦能的Chiplet解決方案,劍指下一代芯片間互連技術(shù)的驗證

硅谷圣克拉拉和德國德累斯頓,2023年5月——為了持續(xù)致力于為半導(dǎo)體市場提供行業(yè)領(lǐng)先的解決方案,先進(jìn)封裝解決方案設(shè)計領(lǐng)域的領(lǐng)先應(yīng)用研究機(jī)構(gòu)Fraunhofer IIS/EAS,以及業(yè)內(nèi)唯一可同時提供高端FPGA和嵌入式FPGA(eFPGA)半導(dǎo)體知識產(chǎn)權(quán)(IP)解決方案的獨立供應(yīng)商Achronix半導(dǎo)體公司(Achronix semiconductor Corporation)日前共同宣布:雙方已達(dá)成合作伙伴關(guān)系,共同構(gòu)建異構(gòu)chiplet解決方案,以驗證其在先進(jìn)的高性能系統(tǒng)解決方案中的性能和互操作性。

Fraunhofer研究所為大多數(shù)最先進(jìn)的封裝技術(shù)提供系統(tǒng)概念、設(shè)計服務(wù)和快速原型設(shè)計,并將在其下一個項目中充分利用Achronix的Speedcore? eFPGA IP。相關(guān)多芯片系統(tǒng)解決方案將由多個chiplet組成,它們將被用于探索芯片間(chip-to-chip)的事務(wù)層互連,諸如束線(BoW)模式和通用chiplet高速互連協(xié)議UCIe。

各種chiplet正在迅速地被用于高性能、異構(gòu)多芯片解決方案中,與通過印刷電路板上傳統(tǒng)連接線連接的分立化器件相比,chiplet具有更低的延遲、更高的帶寬和更低的成本。本項目將涵蓋的一個關(guān)鍵應(yīng)用是高速ADC與Achronix®的eFPGA IP的連接,用于雷達(dá)以及無線和光通信中的預(yù)處理。Achronix的Speedcore eFPGA IP在該應(yīng)用中發(fā)揮著重要作用,具有低延遲和可重構(gòu)性,同時可提供許多應(yīng)用所需的高性能數(shù)據(jù)加速。

該項目的成果將創(chuàng)建一個適用于諸如5G/6G無線基礎(chǔ)設(shè)施、先進(jìn)駕駛員輔助系統(tǒng)(ADAS)和高性能測試和測量設(shè)備等應(yīng)用的演示平臺。此次合作的結(jié)果將在稍后的新聞稿中公布,最終將可以為所有正在尋求與其半導(dǎo)體chiplet接口兼容的半導(dǎo)體市場參與者提供支持。

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