幾年前，65nm芯片設計項目已經在中國陸續(xù)開展起來。中國芯片設計企業(yè)已逐步具備65nm芯片的設計能力。同時，由于65nm與以往更大特征尺寸的設計項目確實有很大不同，因此，對一些重要環(huán)節(jié)需要產業(yè)上下游共同關注。

關注一 如何確保IP質量

雖然IP問題與65nm芯片設計并不直接相關，由于他們的一些客戶在實際設計項目中遇到的比較大的問題之一就是IP質量問題，因此應該引起業(yè)界的關注。

隨著芯片設計采用更先進的工藝技術，芯片規(guī)模越來越大，對IP的需求越來越多。

目前不同IP來源，不同代工廠，如何集成和驗證IP，特別是驗證IP的質量，成為大規(guī)模SoC設計中一個越來越重要的問題。如果IP的性能沒有達到SPEC上所描述的那樣，就會影響整個SoC的性能，導致客戶必須重新設計，給客戶帶來很大的損失。在這種狀況下，產業(yè)界需要重點解決幾個問題：一是指定晶圓代工廠如何驗證IP，了解它的可靠性。二是如何了解IP的質量。

為此， Cadence初創(chuàng)了Cadence Open Integration Plat-form平臺概念。該平臺包含了IP驗證和質量認證等技術手段，更為重要的是，通過該平臺，Cadence一批富有經驗的技術人員可以針對如何應用好IP、如何集成IP、檢測IP質量等相關問題為客戶提供咨詢。同時，Cadence也會提供IP設計的相關服務。賣IP不像賣一般商品那樣，IP一定要包含相關的環(huán)境和能力，特別是技術支持和服務的能力。而Cadence的做法恰好比較全面地解決了與IP相關的問題。

關注二 如何實現(xiàn)軟硬件協(xié)同驗證
隨著芯片規(guī)模的增大，驗證工作已經占據(jù)芯片設計的主導位置。一些業(yè)內統(tǒng)計指出，目前芯片驗證已占據(jù)芯片設計工作量的70%。與此同時，由于SoC或復雜芯片設計的過程中，軟件設計工作量增長的速度要比硬件快得多，因此，芯片驗證已經不單單是傳統(tǒng)意義上硬件設計相關邏輯仿真和時序驗證，而是軟硬件協(xié)同驗證。

Cadence是芯片驗證工具的發(fā)明公司。而隨著軟硬件協(xié)同驗證的發(fā)展趨勢，Cadence也提供了將硬件仿真器、軟硬件協(xié)同驗證平臺以及軟件仿真器合在一起來實現(xiàn)復雜SoC驗證的方法。Cadence Incisive Palladium和Xtreme Ⅲ系統(tǒng)級驗證平臺，可以在硬件驗證的過程中，允許芯片企業(yè)同時做軟件的開發(fā)，從而加速系統(tǒng)級開發(fā)的速度。如果在5年前，一些設計企業(yè)還可以采用人工的方法或購買更多的工作站來進行芯片設計的驗證，到今天，芯片的設計復雜度使他們已經沒有辦法規(guī)避了。去年，中科院計算所就采用了Cadence Incisive XtremeⅢ系統(tǒng)，加速了其下一代6400萬門以上“龍芯3號”高級多核處理器RTL設計和驗證流程的開發(fā)。

關注三 C語言進行芯片設計逐步實用化

直到今天，芯片設計一直都采用硬件描述語言，但這種低級語言與C語言等高級語言相比，仿真速度較慢。為此，在芯片設計業(yè)早已對C語言提出需求，各家EDA工具企業(yè)在10多年前就開始研發(fā)相關的技術。Cadence也在那時提出高級語言設計走向芯片的概念，但直到幾年前還沒能走向實用。不過，近兩年C語言走向芯片設計已經有了很大進展，EDA工具企業(yè)對C語言走向RTL的優(yōu)化工作已經做得相當好了，能夠達到人工的水平。Cadence的C-to-Silicon編譯器在日本的某些公司已開始應用。而且，最新的消息，卡西歐采用CadenceC-to-Silicon編譯器用于高級綜合已經完成設計，這讓業(yè)界看到了采用C語言進行芯片設計的希望。如果C語言能夠設計芯片，也會使軟硬件協(xié)同設計和驗證變得方便。

這幾年，C語言設計芯片可能會逐步走向現(xiàn)實。為此，Cadence已經在中國開始逐步推廣C-to-Silicon的相關技術。不過，與一般的軟件設計不同，應用C-to-Silicon需要設計工程師具備C語言和芯片設計的雙重經驗，這對工程師也提出了新的要求。
關注四 低功耗設計要從RTL開始

因為眾所周知的漏電流問題，65nm及以下芯片設計要解決的關鍵問題之一就是功耗。在低功耗設計理念上，真正的低功耗設計從RTL就應該開始，這一點非常關鍵。從前端就開始優(yōu)化的效果與到后端才開始優(yōu)化是非常不同的。如果等到芯片實現(xiàn)的時候再考慮功耗優(yōu)化問題，那么所能降低功耗的程度就很有限了。而從前端設計就開始考慮功耗優(yōu)化，那么到了后端，這種效果就會成倍地顯現(xiàn)出來。在這一理念之下，Cadence建立了完整的低功耗設計流程，在每個環(huán)節(jié)都提供低功耗的設計方法和工具。而Cadence的低功耗驗證流程，在邏輯和實現(xiàn)等環(huán)節(jié)都要考慮功耗問題。目前這一設計流程在移動設備芯片的設計上獲得成功。

關注五 數(shù)模混合設計應統(tǒng)一數(shù)據(jù)庫

芯片設計經歷了起初針對分立器件的小型全定制設計、小規(guī)模數(shù)字設計以及大規(guī)模數(shù)字設計等幾個階段。曾經有一個時期，數(shù)字設計是業(yè)界的關注點，但現(xiàn)在SoC設計使數(shù)?；旌显O計變得越來越重要。

數(shù)模混合設計的趨勢之一就是把大規(guī)模數(shù)字電路設計與模擬電路設計放在同一個數(shù)據(jù)庫中進行，而且這個數(shù)據(jù)庫要涵蓋前端和后端。而Cadence也已經把Virtu-oso全定制數(shù)?；旌显O計平臺與Encounter大規(guī)模數(shù)字電路設計平臺合在一起，采用一個統(tǒng)一的數(shù)據(jù)庫，使模擬電路與大規(guī)模數(shù)字電路可以實現(xiàn)交互設計。這個統(tǒng)一的數(shù)據(jù)庫名為OpenAccess，Cadence把它開放給業(yè)界。

關注六 芯片設計過程要考慮DFM

在65nm芯片設計之前，可制造性設計(DFM)不需要設計企業(yè)考慮，那是晶圓代工廠要考慮的問題；在65nm之后，芯片設計企業(yè)也不得不考慮可制造性設計了。這是一個重要的趨勢?？芍圃煨栽O計，其中就包括芯片企業(yè)需要建一些庫，例如存儲器、高速I/O等。目前就有好多客戶，特別是做高性能產品的客戶，找Cadence來幫助他們建低功耗的庫，這是一個明顯的趨勢。

雖然Cadence已在軟硬件協(xié)同驗證、低功耗、混合信號統(tǒng)一數(shù)據(jù)庫、DFM、C-to-Silicon等方面取得了一定的成果，但還有很多事情要做。目前，應用驅動的系統(tǒng)級設計、OpenIntegrationPlatform(IP集成平臺)、更先進節(jié)點技術的開發(fā)是我們不斷投入的重點。