現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大．一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘帶來的一個問題就是，如何設(shè)計(jì)異步時鐘之間的接口電路。異步FIFO(First In First Out)是解決這個問題的一種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鐘系統(tǒng)之間快速而方便地傳輸實(shí)時數(shù)據(jù)．在網(wǎng)絡(luò)接口、圖像處理等方面，異步FIFO都得到廣泛的應(yīng)用。異步FIFO是一種先進(jìn)先出的電路，使用在數(shù)據(jù)接口部分，用來存儲、緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時鐘之間周期和相位完全獨(dú)立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個可靠性高、速度高的異步FIFO電路便成為一個難點(diǎn)。

　　1 異步FIFO的工作原理及邏輯框圖

　　本文根據(jù)實(shí)際工作的需要．給出了一種利用片內(nèi)RAM構(gòu)造FIFO器件的設(shè)計(jì)，重點(diǎn)強(qiáng)調(diào)了設(shè)計(jì)有效．可靠的握手信號FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上實(shí)現(xiàn)。LFXP2-5E屬于LATIICE公司XP2系列的一款，他采用優(yōu)化的FlexiFLASH結(jié)構(gòu)。內(nèi)部包含有基于查找表的邏輯、分布式和嵌入式存儲器，鎖相環(huán)(PLL)。工程預(yù)制的源同步I／0以及增強(qiáng)的SysDSP塊。有166Kbits的EBRSRAM。利用其內(nèi)部的EBRSRAM可以實(shí)現(xiàn)一定容量的異步FIFO．而無需單獨(dú)購買FIF0器件。

　　由圖1可以看出：異步FIFO一般由四個模塊構(gòu)成：數(shù)據(jù)存儲單元，寫地址產(chǎn)生模塊，讀地址產(chǎn)生模塊，標(biāo)志位產(chǎn)生模塊。整個系統(tǒng)分為兩個完全獨(dú)立的時鐘域—讀時鐘域和寫時鐘域：在寫時鐘域部分由寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號和寫地址：讀時鐘域部分，由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號和讀地址；在標(biāo)志位產(chǎn)生模塊部分，由讀寫地址相互比較產(chǎn)生空／滿標(biāo)志。異步FIFO的操作過程為：在寫時鐘的上升沿．當(dāng)寫使能有效時，將數(shù)據(jù)寫入到雙口RAM中寫地址對應(yīng)的位置中：在讀時鐘的上升沿，當(dāng)讀使能有效時。則按先進(jìn)先出順序讀出數(shù)據(jù)。在FIFO寫滿或讀空的情況下。分別對滿標(biāo)志FuLL或空標(biāo)志EMPTY信號置位。來表示FIFO的兩種特殊狀態(tài)。

圖1異步FIFO邏輯框圖

　　2 異步FIFO的VHDL實(shí)現(xiàn)讀時鐘

　　2．1 FIFO設(shè)計(jì)的難點(diǎn)

　　如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)是設(shè)計(jì)異步FIFO的難點(diǎn)。國內(nèi)外解決此問題的較成熟辦法是對寫地址膜地址采用格雷碼，本文也直接采用格雷碼。異步FIFO設(shè)計(jì)的另一個難點(diǎn)是如何判斷FIFO的空/滿狀態(tài)。為了保證數(shù)據(jù)正確的寫入或讀出。必須保證異步FIFO在滿的狀態(tài)下．不能進(jìn)行寫操作：在空的狀態(tài)下不能進(jìn)行讀操作。通常情況下將存儲器組織成一個環(huán)形鏈表。

　　滿/空標(biāo)志產(chǎn)生的原則是：寫滿不溢出．讀空不多讀。即無論在什么情況．都不應(yīng)出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標(biāo)志應(yīng)該有效。表示此時FIFO已滿，外部電路應(yīng)停止對FIFO發(fā)數(shù)據(jù)。在滿信號有效時寫數(shù)據(jù)應(yīng)根據(jù)設(shè)計(jì)的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如此。為了更好的判斷滿／空標(biāo)志。采用在FIFO原來深度的基礎(chǔ)上增加一位的方法，而由該位組成的格雷碼并不代表新的地址。也就是說3位格雷碼可表示8位的深度，若再加一位最高位MSB，則這一位加其他三位組成的格雷碼并不代表新的地址，也就是說格雷碼的0100表示7，而1100仍然表示7，只不過格雷碼在經(jīng)過一個以0位MSB的循環(huán)后進(jìn)入一個以1為MSB的循環(huán)，然后又進(jìn)入一個以0位MSB的循環(huán)。其他的三位碼仍然是格雷碼。舉例說明：一個深度為8字節(jié)的FIFO怎樣工作(使用已轉(zhuǎn)換為二進(jìn)制的指針)，N=3，指針寬度為N+I=4。開始rd_ptr_bin和wr_ptr_bin均為“0000”。此時FIFO中寫入8個字節(jié)的數(shù)據(jù)。wr_ptr_bin=“1000",rd_ptr_bin=“0000”。當(dāng)然，這就是滿條件?，F(xiàn)在，假設(shè)執(zhí)行了8次的讀操作．使得rd_ptr_bin=“1000”，這就是空條件。另外的8次寫操作將使wr_ptr_bin等于“0000”，但rd_ptr_bin仍然等于“1000”，因此，F(xiàn)IFO為滿條件。

　　由以上可知。滿標(biāo)志的產(chǎn)生條件為：寫指針趕上讀指針．即寫滿后，又從零地址開始寫直到趕上讀指針，這時期讀寫指針的最高位不同，其他位相同，這就是滿條件?？諛?biāo)志的產(chǎn)生條件為：復(fù)位或者是讀指針趕上寫指針．即在寫指針循環(huán)到第二輪時讀指針趕上寫指針，這時讀寫指針的高低位均相同，這就是空條件。

　　2．2異步F1F0的VHDL語言實(shí)現(xiàn)

　　以下為本程序的核心部分

　　程序1格雷碼計(jì)數(shù)器的實(shí)現(xiàn)

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　　3 仿真驗(yàn)證

　　基于以上的分析結(jié)合實(shí)際本文構(gòu)造了一個8192x8的FIFO，用MODELSIM進(jìn)行仿真。對該異步FIFO編寫測試向量進(jìn)行仿真，如圖2所示。

圖2仿真波形圖

　　圖2中，WClk為寫時鐘，Writeen_in為寫使能，F(xiàn)ull_out為滿信號，Data_in為數(shù)據(jù)入，RClk為讀時鐘，ReadEn_in為讀時能，Empty_out為空信號，Data_out為數(shù)據(jù)出，Clear_in為系統(tǒng)清零信號。上面部分為寫地址產(chǎn)生模塊部分的信號波形，從圖2中可以看出．在寫時鐘的上升沿．在寫時能為高有效期間擻據(jù)開始輸入到RAM里面，而在讀時鐘的上升沿，在讀時能有效時，在本仿真時間的195ns處．開始輸出數(shù)據(jù)。將程序下載到LATTICE公司的FPGA芯片中，經(jīng)過測試驗(yàn)證，系統(tǒng)的時鐘頻率可達(dá)33MHz。

　　4 總結(jié)

　　本文主要研究了用FPGA芯片實(shí)現(xiàn)異步FIFO的一種方法。詳細(xì)闡述了空，滿標(biāo)志信號的產(chǎn)生方法。按照以上思想所設(shè)計(jì)的異步FIFO已經(jīng)在實(shí)際電路中得到了應(yīng)用。實(shí)踐證明他可以解決大多數(shù)異步FIFO電路常見的錯誤。同時增加了系統(tǒng)的可靠性和應(yīng)用靈活性。

　　本文作者創(chuàng)新點(diǎn)：通過對FPGA芯片內(nèi)部EBRSRAM的深入研究．提出了一種利用格雷碼對地址進(jìn)行編碼的異步FIFO設(shè)計(jì)方案。實(shí)踐證明．增加了系統(tǒng)可靠性和應(yīng)用靈活性。