在高速的數(shù)字設計方案中,EMI是開發(fā)者必然需要面對的問題。以DSP為例，其非常容易受到電磁信號的干擾。因此開發(fā)者在進行設計時需要提前規(guī)劃并發(fā)現(xiàn)噪聲與干擾源，采取最佳的措施將干擾帶來的損失降到最低。本文就將為大家介紹在DSP系統(tǒng)中如何有效避免噪聲和EMI產(chǎn)生，對其中的電源隔離和鎖相環(huán)進行介紹。
電源隔離和鎖相環(huán)
如何實現(xiàn)最佳供電是控制噪聲和輻射的最大挑戰(zhàn)。動態(tài)負載開關環(huán)境很復雜，包括的因素有：進入和退出低功率模式；由總線競用和電容器充電所引起的很大的瞬態(tài)電流；由于退耦和布線不合理引起較大的電壓下降；振蕩器使線性調(diào)節(jié)器輸出過載。
圖1給出了一個設計電流回路的實例，其中利用了電源線退耦。該例中的退耦電容盡可能靠近DSP。如果沒有退耦，動態(tài)電流回路將較大，這將加大電源電壓的降幅，從而產(chǎn)生電磁輻射。

圖1 電源退耦

為PLL供電時，電源隔離是非常重要的，因為PLL對噪聲非常敏感，并且對于穩(wěn)定系統(tǒng)來說，要求抖動非常低。此外還需要選擇模擬的還是數(shù)字的PLL，模擬PLL對噪聲的敏感度比數(shù)字PLL要低。

圖2 PLL電源隔離

圖3 利用LDO實現(xiàn)PLL電源的隔離

如圖2所示的具有低截至頻率的∏型濾波器經(jīng)常被用來將PLL與系統(tǒng)中的其他高速電路隔離開。一個較好的辦法是利用一個低壓差（LDO）電壓調(diào)整器來獨立產(chǎn)生PLL的電源電壓，如圖3所示。該方法雖增加了成本，但確保了低噪聲和優(yōu)異的PLL性能。
通過以上的介紹，相信大家對于DSP系統(tǒng)中抑制EMI和噪聲的方法有了一定的了解。電源隔離和鎖相環(huán)是本文中給出的關鍵，本文中介紹的方法雖然會增加一定的成本，但卻能夠最大程度上規(guī)避EMI，希望大家在閱讀過本文之后能夠有所收獲。