摘要：本文以DDS（直接數(shù)字頻率合成）理論為基礎(chǔ)，采用Altera公司推出的DSP Builder軟件工具，介紹了一種基于軟件無(wú)線電的可調(diào)中頻調(diào)制器的設(shè)計(jì)方法，使其在硬件平臺(tái)上通過(guò)撥碼開(kāi)關(guān)控制實(shí)現(xiàn)FSK、PSK、ASK三種調(diào)制方式。文中討論了調(diào)制的一般理論，并將推導(dǎo)出的相關(guān)理論結(jié)果運(yùn)用到仿真調(diào)試中，最后在FPGA芯片上驗(yàn)證了調(diào)制器的系統(tǒng)功能。
關(guān)鍵詞：直接數(shù)字合成；軟件無(wú)線電；調(diào)制；DSP Builder

1.       引言：

軟件無(wú)線電（software defined radio）是無(wú)線電系統(tǒng)從模擬到數(shù)字再向前發(fā)展的新階段。其目標(biāo)是在可編程的硬件平臺(tái)上通過(guò)注入不同的軟件，實(shí)現(xiàn)對(duì)工作頻段、調(diào)制解調(diào)方式、信道多址方式等無(wú)線功能的改變。在軟件無(wú)線電的研究過(guò)程中，調(diào)制解調(diào)技術(shù)是無(wú)線通信系統(tǒng)的重要組成部分。目前對(duì)于軟件無(wú)線電調(diào)制技術(shù)的實(shí)現(xiàn)多是采用具有調(diào)制功能的專用芯片（其中應(yīng)用較為廣泛的是AD公司的AD985X系列）^[1]或是采用可編程器件結(jié)合專用芯片方法實(shí)現(xiàn)^[2]。然而在某些場(chǎng)合，調(diào)制方式和控制方式會(huì)與系統(tǒng)的要求差距很大。因而，完全采用高性能的FPGA器件設(shè)計(jì)出符合要求的調(diào)制電路就是一個(gè)很好的解決方法^[3]，此方法提供了一個(gè)良好的數(shù)字無(wú)線通訊系統(tǒng)的驗(yàn)證環(huán)境，可將多種調(diào)制算法在實(shí)驗(yàn)平臺(tái)上實(shí)現(xiàn)，并通過(guò)平臺(tái)提供的基本控制對(duì)系統(tǒng)進(jìn)行驗(yàn)證仿真。并且用這種軟件化硬件的設(shè)計(jì)方法，可以產(chǎn)生多種模式的數(shù)字調(diào)試方式，具有集成度高、易于升級(jí)等優(yōu)點(diǎn)。

本文基于DDS（直接數(shù)字頻率合成）的技術(shù)原理，采用Altera公司推出的在FPGA上進(jìn)行DSP開(kāi)發(fā)的開(kāi)發(fā)工具DSP Builder軟件，設(shè)計(jì)了一種適合與軟件無(wú)線電使用的可調(diào)中頻數(shù)字調(diào)制器，實(shí)現(xiàn)FSK、PSK、ASK三種調(diào)制方式，并通過(guò)FPGA芯片進(jìn)行系統(tǒng)驗(yàn)證。

2.       DDS的基本原理

DDS(Direct Digital Synthesize)即直接數(shù)字合成，是一種新型的頻率合成技術(shù)，圖1為DDS的基本實(shí)現(xiàn)原理結(jié)構(gòu)圖。
 

DDS以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波^[5]。電路包括相位累加器、相位調(diào)制器、正弦ROM查找表、基準(zhǔn)時(shí)鐘源、D/A轉(zhuǎn)換器等組成。其中前三者是DDS結(jié)構(gòu)中的數(shù)字部分，具有數(shù)控頻率合成的功能。DDS是基于查找表方法，將一個(gè)正弦波周期的N個(gè)均勻采樣點(diǎn)存儲(chǔ)在存儲(chǔ)器中，以均勻速率將這些采樣點(diǎn)輸送到DAC，即可得到一個(gè)單頻正弦波，如果每隔K個(gè)采樣點(diǎn)輸出一個(gè)數(shù)據(jù)，則會(huì)得到K倍頻的正弦波。但是，系統(tǒng)會(huì)存在一個(gè)上限頻率，這取決于N的選擇和系統(tǒng)的采樣頻率。設(shè)一正弦波為：

s(t)=sin(w₀t)=sin(2∏f₀t)               (1)

對(duì)其以采樣頻率f_s進(jìn)行采樣，得到：

s(n)=sin(2∏f₀tT_s)                    (2)

這樣可以得到此正弦信號(hào)的相位增量為：

△φ＝2∏f₀T_s＝2∏f₀/f_s                           (3)

將一個(gè)周期的正弦波均勻分為N份，取N為2的整數(shù)冪。則每一份的相位的大小是：

 δ＝2∏/N                         （4）

如果每隔K個(gè)點(diǎn)輸出一個(gè)采樣值，則相位增量就是Kδ，輸出頻率為：

f=Kδ/2∏T_s=Kf_s/N                   (5)

根據(jù)采樣定理，K應(yīng)該滿足K≤N/2。可以通過(guò)增加一個(gè)周期的采樣點(diǎn)N，也就是增加采樣頻率得到更高的輸出頻率。這是計(jì)算中頻調(diào)制參數(shù)的依據(jù)。

DDS與傳統(tǒng)的頻率合成技術(shù)相比，具有頻率穩(wěn)定度高，頻率轉(zhuǎn)換速度快，輸出相對(duì)帶寬寬，頻率分辨率高等特點(diǎn)，將DDS的這些功能應(yīng)用于軟件無(wú)線電中，可以部分降低CPU的處理負(fù)擔(dān)，使整個(gè)系統(tǒng)的性能達(dá)到較好的程度^[6]。

3.    FSK、PSK、ASK調(diào)制原理

在數(shù)字通信系統(tǒng)中，數(shù)字基帶信號(hào)通常要經(jīng)過(guò)數(shù)字調(diào)制后再傳輸。常見(jiàn)的調(diào)制方式有頻移鍵控（FSK）、相移鍵控（PSK）、幅移鍵控（ASK）等。

以基帶數(shù)字波形序列來(lái)表示{a_k}，通常二進(jìn)制數(shù)字基帶信號(hào)表示為：

m(t)=∑a_kg(t-kT_b)

其中，a_k為二元碼符號(hào)，1或0；g（）為單極性不歸0波形，歸一化幅度；T_b為二元序列碼元間隔。

則頻移鍵控（FSK）信號(hào)為：

s_FSK(t)= A₀∑[a_kg₁(t-kT_b)cos(w₁t+θ₁)+(1-a_k) g₂(t-kT_b)cos(w₂t+θ₂)]

其中w₁為傳號(hào)載頻；w₂為空號(hào)載頻；θ₁和θ₂分別為傳號(hào)與空號(hào)載波的初相，在[-∏, ∏]均勻分布；w₀=(w₁+ w₂)/2為載波頻率；kT_b≤t≤(k+1) T_b。

相移鍵控（PSK）信號(hào)為：

s_PSK(t)=A₀∑[a_kg₁(t-kT_b)cos(w₁t+θ₁)+(1-a_k) g₂(t-kT_b)cos(w₁t+θ₂+∏)]

幅移鍵控（ASK）信號(hào)為：

s_ASK(t)= m(t) c(t)= m(t)A₀cos(w₀t+θ₀)= A₀∑a_kg(t-kT_b)cos(w₀t+θ₀)   

實(shí)現(xiàn)上述調(diào)制的方式有多種，采用DDS技術(shù)做正交調(diào)制，能夠克服解調(diào)輸出的嚴(yán)重失真，提高抗噪聲性能。對(duì)此正交調(diào)制表現(xiàn)在已調(diào)信號(hào)（傳號(hào)與空號(hào)）各自的相關(guān)系數(shù)——正交關(guān)系。FSK和ASK相關(guān)系數(shù)均為ρ₁₂＝0，PSK的相關(guān)系數(shù)為ρ₁₂＝－1。一般的，要滿足此條件，應(yīng)考慮到載波頻率f₀是碼元頻率R_b＝1/T_b整數(shù)倍，即f₀＝mR_b，或1bit間隔包括整數(shù)個(gè)載波周期，即T_b＝mT₀，這將作為在DSP Builder中優(yōu)化系統(tǒng)時(shí)的依據(jù)。

4.       基于DSP Builder的可調(diào)中頻調(diào)制模塊設(shè)計(jì)

DSP Builder是Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統(tǒng)級(jí)工具，它提供了Quartus II 軟件和Matlab/Simulink工具之間的接口。DSP Builder允許系統(tǒng)、算法和硬件設(shè)計(jì)去共享一個(gè)通用的開(kāi)發(fā)平臺(tái)，DSP Builder設(shè)計(jì)流程如圖2^[7]。
  

根據(jù)DDS基本原理，基于Matlab/Simulink/Altera DSP Builder建立適合軟件無(wú)線電應(yīng)用的中頻調(diào)制器模型如圖3。電路全部采用有符號(hào)數(shù)，其中頻率字為32位，幅度字為18位，分別控制載波的頻率值及載波幅度值。系統(tǒng)由兩個(gè)控制按鍵（key1和key2），一個(gè)信號(hào)輸入端，三個(gè)初值輸入端（key3、key4和key5）組成。其中key1和key2控制調(diào)制方式，key3和key4是載波的頻率控制字輸入口，key5是載波幅度控制字的輸入端。
  

整個(gè)系統(tǒng)主要由一個(gè)DDS構(gòu)成，包括兩個(gè)查表ROM及其他控制電路。當(dāng)key1、key2為11、01、00時(shí)，分別實(shí)現(xiàn)FSK、PSK、ASK調(diào)制；當(dāng)key1、key2為10時(shí)無(wú)信號(hào)輸出。在信號(hào)的輸入端接收被調(diào)制的信號(hào)。由AltBus、Parallel Adder Substractor、Delay構(gòu)成DDS的核心部分——相位累加器。正弦查找表模塊LUT的計(jì)算式為：

255*sin( 10*[0:1*pi/(2^10):10*pi] ) +256

受存儲(chǔ)器容量和成本限制，正弦查找表模塊LUT容量有限，這里設(shè)置為10位，為了獲得較高的頻率分辨率，DDS模塊的頻率字設(shè)置為32位，也即相位累加器字長(zhǎng)位32位，DDS將獲得f_clk/2³²。

要達(dá)到軟件無(wú)線電傳輸標(biāo)準(zhǔn)的調(diào)制器設(shè)計(jì)，能夠通過(guò)計(jì)算推算出頻率字的取值。設(shè)基帶碼元速率為1kHz，系統(tǒng)采樣頻率為32MHz，即對(duì)每個(gè)碼元采樣32k個(gè)點(diǎn)，要達(dá)到一個(gè)中頻載頻取中頻載頻為：f₁＝600k，f₂＝1M，取N＝2³²，根據(jù)式（5），可得其頻率控制字分別為：

Key1＝80530637；key2＝134217728；取幅度控制字key5＝128。對(duì)此系統(tǒng)進(jìn)行仿真驗(yàn)證。

5.     系統(tǒng)仿真及硬件實(shí)現(xiàn)。

按照?qǐng)D3所示的調(diào)制器結(jié)構(gòu)在Simulink中完成仿真系統(tǒng)的搭建，并對(duì)其進(jìn)行系統(tǒng)級(jí)仿真，施加合適的激勵(lì)，添加合適的觀察區(qū)間，在模型窗口選擇“Simulink”菜單，再選Start項(xiàng)仿真。雙擊Scope模塊，分別得到FSK、PSK、ASK仿真波形，如圖3。

              
    通過(guò)Simulink系統(tǒng)級(jí)仿真后對(duì)模塊進(jìn)行編譯，這在Simulink中自動(dòng)完成后續(xù)的綜合，時(shí)序分析等操作。通過(guò)SignalComplier（如圖4）把Simulink的模塊文件（.mdl）轉(zhuǎn)換成通過(guò)的硬件描述語(yǔ)言VHDL文件，選定Cyclone系列芯片，并由Quartus II進(jìn)行綜合、適配、時(shí)序分析，最終得到可供下載使用的.sof文件。
      

    打開(kāi)Quartus II，進(jìn)行Cyclone系列的EP1C6Q240C8芯片，進(jìn)行重新編譯，仿真，下載到芯片在示波器中驗(yàn)證了系統(tǒng)的調(diào)制功能。

6.       結(jié)論

該設(shè)計(jì)避免了編寫繁瑣的硬件描述程序，同時(shí)避免了向ROM中填寫大量的波形數(shù)據(jù)。充分利用了Matlab中Simulink的DSP Builder工具箱的圖形化界面建模、系統(tǒng)仿真功能，同時(shí)又區(qū)別與完全圖形化的方法。采用DDS技術(shù)，具有分辨率高、頻率變化快、頻率可控等優(yōu)點(diǎn)，很好的實(shí)現(xiàn)了調(diào)制功能。實(shí)驗(yàn)證明，采用文中的方法設(shè)計(jì)的基于軟件無(wú)線電的調(diào)制器具有較好的功能，基本滿足一般應(yīng)用的需求。而對(duì)于如何控制調(diào)制器的頻率是下一步研究的內(nèi)容。

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