1 引言

　　直接數(shù)字頻率合成器（DDS）技術(shù)，具有頻率切換速度快，很容易提高頻率分辨率、對(duì)硬件要求低、可編程全數(shù)字化便于單片集成、有利于降低成本、提高可靠性并便于生產(chǎn)等優(yōu)點(diǎn)。目前各大芯片制造廠商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片，專用DDS芯片采用了特定工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，輸出信號(hào)的質(zhì)量高。然而在某些場(chǎng)合，由于專用的DDS芯片的控制方式是固定的，故在工作方式、頻率控制等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的FPGA器件設(shè)計(jì)符合自己需要的DDS電路就是一個(gè)很好的解決方法，它的可重配置性結(jié)構(gòu)能方便的實(shí)現(xiàn)各種復(fù)雜的調(diào)制功能，具有很好的實(shí)用性和靈活性。

　　2DDS調(diào)頻信號(hào)發(fā)生器框圖設(shè)計(jì)
 

　　3 DDS調(diào)制信號(hào)發(fā)生器FPGA電路設(shè)計(jì)

　　圖2給出了DDS調(diào)制信號(hào)發(fā)生器核心單元的FPGA電路設(shè)計(jì)圖。其設(shè)計(jì)方案采用ALTERA公司的Cyclone系列EP1C6T144C6芯片，加法器為12位，調(diào)制信號(hào)波形存儲(chǔ)器為4096×12BIT，載波信號(hào)波形存儲(chǔ)器為4096×12BIT，系統(tǒng)時(shí)鐘為80MHz；設(shè)計(jì)性能參數(shù)：載波頻率可達(dá)10MHz（為確保波形不失真，一周期至少取8點(diǎn)），調(diào)制頻率范圍0~100K，調(diào)頻深度0~10。外部電路輸入有調(diào)制信號(hào)頻率控制字Kh[11..0]，載波信號(hào)頻率控制字Kc[11..0]，頻偏控制字Kx[11..0]，調(diào)制信號(hào)系統(tǒng)時(shí)鐘TZCLK，載波信號(hào)系統(tǒng)時(shí)鐘ZBCLK。Kh[11..0]經(jīng)累加器A輸出累加相位ADDA[11..0]作為調(diào)制信號(hào)查找表的地址，波形數(shù)據(jù)Qa[11..0]和Kx[11..0]和Kc[11..0]經(jīng)過(guò)數(shù)值變換后輸出調(diào)頻控制字K[11..0]。K[11..0]經(jīng)累加器B輸出累加相位ADDB[11..0]作為調(diào)頻信號(hào)查找表的地址，波形數(shù)據(jù)Qb[11..0]經(jīng)外部DAC轉(zhuǎn)換和低通濾波得到調(diào)頻信號(hào)波形。其中，在兩個(gè)累加器后相連的DFF緩沖器有助于消除毛刺的影響，進(jìn)一步確保系統(tǒng)的穩(wěn)定性和可靠性。

　　4仿真及實(shí)驗(yàn)

　　取載波系統(tǒng)時(shí)標(biāo)頻率1MHz，調(diào)制信號(hào)系統(tǒng)時(shí)標(biāo)頻率100KHz，相位累加器位數(shù)8位，兩個(gè)波形存儲(chǔ)器地址位數(shù)和數(shù)據(jù)位數(shù)都為8位。用QUERTUS Ⅱ 3.0 仿真，見(jiàn)圖3；用matlab 6.5仿真見(jiàn)圖4；用AEDK-EDA實(shí)驗(yàn)箱下載（其FPAG芯片為EPF10K10TC144-4），D/A轉(zhuǎn)換及單極性輸出電路用ispPAC20芯片實(shí)現(xiàn)，通過(guò)Tektronix TDS3054B示波器觀察波形，結(jié)果見(jiàn)圖５。其中D/A位數(shù)為8，測(cè)量范圍-4-+4V，載波信號(hào)峰值1．414V，由圖4和圖5頻率調(diào)制解調(diào)波形數(shù)據(jù)可得載波頻率為14.2kHz，誤差-3．06％；調(diào)制頻偏為480Hz,誤差-1．69％；調(diào)制度為M＝10．21％，誤差2．1％,調(diào)制頻率為4.82kHz，誤差-1．23％。從實(shí)驗(yàn)結(jié)果可以看出本文提供的設(shè)計(jì)理論及設(shè)計(jì)電路的不但正確、可行，并具有良好的性能參數(shù)。所有設(shè)計(jì)、仿真及實(shí)驗(yàn)結(jié)果的一致，為DDS調(diào)頻信號(hào)發(fā)生器FPGA實(shí)現(xiàn)提供了優(yōu)良的設(shè)計(jì)方案。

圖3 DDS調(diào)頻波仿真圖（QUERTUS II
 

圖4 DDS調(diào)頻波仿真圖（matlab）                                           　 圖5 DDS調(diào)頻波實(shí)驗(yàn)結(jié)果圖

　　5 總結(jié)

　　用FPGA實(shí)現(xiàn)DDS調(diào)頻信號(hào)電路較采用專用DDS芯片更為靈活，只要改變FPGA中ROM內(nèi)的數(shù)據(jù)和控制參數(shù)，DDS就可以產(chǎn)生任意調(diào)制波形，且分辨率高，具有相當(dāng)大的靈活性。相比之下，DDS的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且FPGA芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)。另外，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，而購(gòu)買專用芯片的價(jià)格則是前者的很多倍。所以采用FPGA來(lái)設(shè)計(jì)DDS系統(tǒng)具有很高的性價(jià)比。